KR890004978B1 - 아날로그 cmos집적회로 및 그 제조방법 - Google Patents
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- 239000012535 impurity Substances 0.000 claims abstract description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 38
- 229920005591 polysilicon Polymers 0.000 claims description 27
- 210000000746 body region Anatomy 0.000 claims description 23
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 229910004217 TaSi2 Inorganic materials 0.000 claims 1
- 229910008479 TiSi2 Inorganic materials 0.000 claims 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 239000013078 crystal Substances 0.000 abstract description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 238000009826 distribution Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
내용 없음.
Description
제 1 도는 CMOS집적회로를 설명하기 위한 단면도로서, 제 1 (a)도는 NMOS집적회로의 단면도, 제 1 (b)도는 PMOS집적회로의 단면도.
제 2 (a)도, 제 2 (b)도는 제 1 (a)도의 A-A선 및 제 1 (b)도의 B-B선 단면도.
제 3 도는 CMOS집적회로의 사용예를 보인 회로도.
제 4 도 내지 제 6도는 본 발명의 각 실시예에 따른 CMOS집적회로를 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : N형 기판 10A : P형 기판
11 : P형 웰 11A : N형 웰
13, 23 : 소스영역 14, 24 : 드레인영역
16, 26 : 얇은 게이트 규소산화막 17, 27 : 다결정규소막
18 : N형 매몰층 19 : 측벽(side wall)
21 : 실리사이드
본 발명은 MOS(Metal Oxide Semiconductor) 트랜지스터게이트 재료로서 P형 다결정규소를 사용하여 잡음특성, 이득특성, 주파수특성 등을 개선할 수 있게한 아날로그 CMOS(Complementary MOS)집적회로 및 그 제조방법에 관한 것이다.
MOS소자는 전하를 오랫동안 기억할 수 있고, 클럭신호에 의하여 동작될 수 있으며 정보를 잃지않고 감지할 수 있다. 거기다 CMOS소자는 전력소모가 작아서 더욱 많은 소자를 집적시킬 수 있으므로 디지탈집적회로는 물론 아날로그회로에서도 고집적회로 소자로서의 중요성이 널리 인식되어 왔다.
그러나, MOS소자는 바이폴라(bipolar)소자에 비하여 잡음이 많고 이득 대역폭이 좁다는 단점때문에 아직은 아날로그 집적회로에 널리 쓰이지는 못하고 아날로그-디지탈변환기, 코덱필터(Codec Filter)등 일부분에만 사용되고 있는 실정이다. 하지만 MOS소자에 대한 전망은 매우 밝다.
이와같은 CMOS집적회로를 첨부된 도면을 참조하여 설명한다.
제 1 도는 다결정규소막을 이용한 자기정합 CMOS집적회로의 단면도로서, 제 1 (a)도는 N채널 MOS(이하, NMOS라 한다)의 단면도이고, 제 1 (b)도는 P채널 MOS(이하, PMOS라 한다)의 단면도이다. 제 1 (a)도에서 1은 몸체영역이고, 2와 3은 확산 또는 이온주입을 이용하여 N형으로 도우핑된 NMOS의 소스영역 및 드레인영역이며, 4는 보통 규소산화막으로서 400-1000Å의 두께를 갖는다. 또 5는 자기정합용 다결정규소막으로서 게이트가 된다.
그리고, 제 1 (b)도에서 6은 몸체영역이고, 7과 8은 확산 또는 이온주입을 이용하여 P형으로 도우핑 PMOS의 소스영역 및 드레인영역이고, 4, 5는 상기 제 1 (a)도에서 설명한 바와같다.
제 2 (a)도 및 제 2 (b)도는 제 1 (a)도 및 제 1 (b)도의 A-A, B-B선 단면도로서, 제 2 (a)도에서 1a는 몸체영역(1)의 불순물 농도분포를 나타내고, 제 2 (b)도에서 6a, 6b는 몸체영역(6)의 불순물 농도분포를 나타낸다.
그런데, 기존의 CMOS집적회로에서는 게이트로 사용되는 다결정규소막(5)에서 POCl3를 확산 또는 이온주입을 이용하여 N형으로 도우핑하였다. 따라서, 증가형 트랜지스터를 만들기 위해서는 NMOS의 몸체영역(1)은 제 2 (a)도에 도시한 바와같이 불순물 농도분포(1a) 부분이 P형으로 도우핑되어야 하고, PMOS의 몸체영역(7)은 제 2 (b)도에 도시한 바와같이 불순물 농도분포(6a) 부분이 P형으로 도우핑되고 불순물 농도분포(6b) 부분이 N형으로 도우핑되어야 한다.
그러나, 이러한 기존의 CMOS집적회로에 있어서는 NMOS의 소스영역(2) 및 드레인영역(3)사이 전류는 몸체영역(1)과 규소산화막(4)의 경계면을 따라 흐르나, 그 경계면에는 규소결정과 산화규소막의 이종접합으로 인하여 트랩이 많이 존재하므로 그 트랩에 의하여 저주파 잡음이 많이 발생된다. 또, NMOS의 몸체영역(1)과 규소산화막(4)의 이종접합 경계면을 통하여 전자가 이동되므로 그 전자의 이동시에 그 경계면에 존재하는 트랩, 표면상태, 표면의 거칠음(Roughness)등에 의해 충돌을 많이 하게 되어 이동도(Mobility)가 나쁘게 된다.
또, 증가형 트랜지스터를 만들기 위하여 NMOS의 몸체영역(1)의 불순물 농도분포(1a)가 1016/cm3개 이상되어야 하므로 몸체영향(Body Effect)이 크게되어 집적회로의 성능이 떨어지게 된다.
또, 상기의 설명에서와 같이 몸체영역(1)과 규소산화막(4)사이 얇은 경계면을 통하여 전자가 흐르게 되므로 그 얇은 경계면에는 전장의 세기가 매우 커서 전자의 에너지가 높아지게 되며, 전자는 격자를 두들겨서 자기 자신의 에너지를 잃고 전자-정공쌍을 만드는 이온화충돌(Impact ionization)을 일으키게 된다. 이때 생긴 정공은 불순물 농도분포(1a)영역을 통하여 접지로 빠져나가며, 대부분의 전자는 드레인영역(3)으로 빠져나가나 일부분의 전자는 제 2 (a)도의 규소산화막(4)을 통하여 게이트인 다결정규소막(5)으로 빠지거나 규소산화막(4)에 잡히게 된다.
이 규소산화막(4)에 잡힌 전자로 인하여 문턱전압의 변동, 이득의 변동 및 서브드레스홀드(Subthreshold)특성열화(이들은 Hot electron effect라고 함)등을 일으키게 되므로 소자의 신뢰도가 저하된다.
또, PMOS의 포화특성이 나빠서 전압이득이 작게 된다. 제 3 도는 아날로그 집적회로용 CMOS증폭회로의 기본구조로서, Vin은 입력전압, Vout은 출력전압, V+은 플러스 전원, V-는 마이너스 전원, Vbias는 부하트랜지스터의 바이아스전원을 나타낸다. 제 3 (a)도는 NMOS를 증폭용으로 사용하고 PMOS를 부하용으로 사용한 경우로서, 이 경우 NMOS의 주파수 특성은 좋으나 잡음특성은 나쁘게 된다.
따라서, 잡음특성을 좋게 하기 위하여 제 3 (b)도에서와 같이 PMOS를 증폭으로 사용하고 NMOS를 부하용으로 사용한 경우도 많으나, 이 경우에 있어서는 주파수특성 및 열잡음 특성이 나쁘게 된다.
본 발명은 상기와 같은 종래의 결점을 해결하기 위하여 창안한 것으로, 기존의 아날로그 CMOS집적회로에서 게이트 재료로 사용되는 N형 다결정 규소대신에 P형 다결정규소를 사용하여 잡음특성, 이득특성, 주파수 특성 등을 개선할 수 있는 아날로그 CMOS집적회로 및 그 제조방법을 제공함에 본 발명의 목적이 있다.
이와같은 본 발명의 목적은 상기에서 설명한 제 1 도 및 제 2 도에서 게이트인 자기정합용 다결정규소막(5)을 P형 다결정규소막으로 형성함으로써 달성된다. 즉, CMOS집적회로의 게이트를 P형 다결정규소막으로 형성하면 증가형 트랜지스터를 만들기 위하여 NMOS는 제 2 (b)도의 몸체(6)의 불순물 농도분포(6a)부분을 N형으로 도우핑하고 불순물 농도분포(6b)부분을 P형으로 도우핑하며, PMOS는 제 2 (a)도의 몸체(1)의 불순물 농도분포(1a)부분을 N형으로 비교적 높게 도우핑하여야 한다.
이와같이 구성된 본 발명의 NMOS는 몸체영역(6)과 규소산화막(4)의 경계면에 트랩이 존재하더라도 전자는 몸체영역(6)내의 불순물 농도분포(6a), (6b)사이의 경계면(매몰통로라고 함)에서 흐르게 되므로 트랩의 위치와 물리적으로 떨어지게 되고, 이에따라 저주파 잡음이 작아지게 된다. 이 저주파 잡음을 줄이는 것은 디지탈 논리회로에서는 별로 중요하지 않으나 아날로그 회로에서는 매우 중요하다.
또, 본 발명의 NMOS는 상기 설명에서와 같이 전자가 몸체영역(6)의 내부에서 흐르므로 전자의 이동시 충돌이 적게 되어 이동도가 향상되고, 이에따라 CMOS집적회로의 이득 및 주파수특성이 그만큼 향상된다.
또, 본 발명의 NMOS의 몸체영역(6)의 불순물 농도분포(6b)부분이 1015/cm3정도 도우핑되어도 증가형 트랜지스터가 되므로 NMOS의 몸체영향(Body Effect)을 작게만들 수 있게 된다. 보통 몸체영향은 제 1 (a)도에서 소스영역(2)과 몸체영역(1)의 전위가 다를때 나타나며, 이 경우 문턱전압이 높아지게 되어 회로성능을 떨어뜨리게 되므로 몸체영향이 작을수록 CMOS집적회로의 성능은 좋아지게 된다.
또, 본 발명의 NMOS는 몸체영역(6)의 불순물 농도분포(6b)부분의 도우핑농도가 적으므로 전장의 세기가 작아지고 파괴전압이 높아지며, 더구나 몸체영역(6)의 불순물 농도분포(6a), (6b)사이의 경계면을 통하여 전자가 흐르게 되므로 전장의 세기가 더욱 작아져서 이온화 충돌이 적어지게 되고, 설사 이온화 충돌이 발생된다 하더라도 규소산화막(4)에 잡히게 되는 확률은 매우 낮게된다. 따라서, 집적소자의 성능이 훨씬 좋아지게 되며 파괴전압도 높아지게 된다. 이것은 또한 일정한 전원에서 동작하는 소자의 크기를 작게 만들수 있게 되므로 소자의 집적도 및 전기적 성능을 높일 수 있음을 의미한다.
또, 본 발명의 PMOS는 제 2 (a)도에 도시한 바와같은 구조를 갖게 되므로 드레인쪽 통로의 핀치오프(Pinch-off)가 잘되어 포화특성이 좋아지게 된다.
즉, 포화영역에서 드레인의 콘덕턴스가 매우 작아지게 되는데 이는 높은 전압이득을 얻는데 있어서 매우 중요하다.
한편, NMOS는 통로의 핀치오프보다는 주로 전자의 이동속도 포화(Velocity saturation)에 의하여 전류가 포화되기 때문에 본 발명의 NMOS가 제 2 (b)도에 도시한 바와같은 구조를 갖는다고 하더라도 본 발명 NMOS의 포화특성은 제 2 (a)에 도시한 바와같은 구조를 갖는 종래의 NMOS에 비하여 그다지 나빠지지 않게된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예을 상세히 설명한다.
[실시예 1]
제 4 도는 본 발명의 제 1 실시예의 제조공정 설명도로서 이에 도시한 바와같이, N형 기판(10)위에 P형 웰(P-well) (11)을 형성하고 NMOS와 PMOS소자간의 격리를 위하여 규소산화막(15)을 성장시킨다. 이후 얇은 게이트 규소산화막(16)을 성장시킨 후 이온주입을 하여 NMOS의 몸체영역(12)에 N형 매몰층(18)을 형성하고, 상기 얇은 게이트 규소산화막(16)의 상부에 화학증착법으로 다결정규소막(17)을 성장시키고, 그 다결정 규소막(17)의 위에 P형 불순물(예를들면 붕소)을 단위면적당 1016/cm2개 이상되도록 이온주입한 후 그 다결정규소막(17)을 패터닝(Patterning)한다. 이후 PMOS소자쪽을 감광물질로 가린후 N형 불순물을 이온주입하면 소스영역(13) 및 드레인영역(14)에만 도우핑된다. 이때 다결정규소막(17)은 자기정합용 마스크로 작용한다. 이 경우 다결정규소막(17)이 P형이 되기 위해서는 P형 불순물이 N형 불순물의 농도보다 커야하는 제약이 뒤따른다. 이 제약을 없애는 방법으로는 다결정규소막(17)의 패터닝에 쓴 감광물질이 남아있는 상태에서 N형 불순물을 주입하면 다결정규소막(17)으로의 N형 불순물 주입을 막을 수 있다.
그러나, 이 경우에 있어서는 NMOS의 게이트로 사용되는 다결정규소막(17) 및 PMOS의 게이트로 사용되는 다결정규소막(27)의 패터닝을 따로따로 수행하여야 한다. 한편, PMOS의 몸체영역(22) 상부에 형성되는 얇은 게이트 규소산화막(26) 및 다결정규소막(27)은 상기 NMOS에서 설명한 얇은 게이트 규소산화막(16) 및 다결정규소막(17)과 동일하게 형성하면 도니다. 그리고, 이후 소스영역(23) 및 드레인영역(24)으로의 P형 불순물주입, 유전막생성 및 접촉장, 금속배선등의 공정은 기존의 공정과 같이 수행하면 되다.
[실시예 2]
제 5 도는 본 발명의 제 2 실시예의 제조공정 설명도로서 이에 도시한 바와같이, 제 4 도의 N형 기판(10) 및 P형 웰(11)을 P형 기판(10A) 및 N형 웰(11A)로 치환한 것이다. 즉, 상기 제 1 실시예에서 설명한 바와같은 동일방식으로 P형 기판(10A)위에는 NMOS를 형성하고 N형 웰(11A)위에는 PMOS를 형성한다.
[실시예 3]
본 발명의 제 3 실시예는 도시되어 있지 않지만 상기 제 1, 제 2 실시예에서 N웰과 P웰이 동시에 존재하게 하면 쌍동이 웰(twin well)CMOS가 된다.
[실시예 4]
제 6 도는 상기에서 설명한 본 발명 NMOS의 또다른 여러구조를 나타낸다. 제 6 (a)도는 파괴전압을 높이기 위하여 상기 제 1 및 제 2 실시예에서 NMOS의 소스영역(13) 및 드레인영역(14)을 소스영역(13), (13') 및 드레인영역(14), (14')으로 이중확산한(Double Difused Drain)구조이다.
제 6 (b)도는 주파수특성을 좋게 하기 위하여 게이트로 사용되는 다결정규소막(17)과 소스영역(13) 또는 드레인영역(14)사이의 정전용량을 줄일 수 있는 측벽(side wall) (19)을 형성한 NMOS의 구조이다. 즉, 화학증착된 다결정규소막(17)을 이방성 건식식각을 하게되면 측벽(19)이 그 다결정규소막(17)의 옆에 형성되고, 이후 이온주입 및 확산을 하면 다결정규소막(17)과 소스영역(13), 다결정규소막(17)과 드레인영역(14)의 겹치는 부분을 최소로 할 수 있으므로 정전용량을 줄일 수 있다.
그리고, 이 경우에 있어서 N형 매몰층(18)이 N형 통로로 되어 다결정규소막(17)과 소스영역(13), 드레인영역(14)이 겹치지 않더라도 트랜지스터로 동작되므로 기생용량이 적게된다. 따라서 초고주파용 MOS트랜지스터 및 고속집적회로에 매우 적합하게 된다.
제 6 (c)도는 소위 LDD(Light Doped Drain)구조로서 게이트로 사용되는 다결정규소막(17)의 패터닝후 적은량의 N형 불순물을 몸체영역(12)에 이온주입하여 N형 불순물영역(20)을 형성하고, 이후 상기 제 6 (b)도에 대한 설명에서와 같이 측벽(19)을 형성한후 많은량의 N형 불순물을 이온주입하여 소스영역(13) 및 드레인영역(14)을 형성한 것이다.
따라서, 이 구조에 있어서 P형 다결정규소막(17)을 게이트로 사용함으로써 파괴전압을 더욱 높일 수 있고, 소프트파괴특성(hot electron Effect)을 더욱 줄일 수 있게된다.
제 6 (d)도는 상기에서 설명한 제 6 (b)도의 NMOS구조에서 P형 다결정규소막(17)의 저항을 줄이기 위하여 그 P형 다결정규소막(17)의 상면에 TiSi2또는 TaSi2등의 실리사이드(21)를 형성한 구조로서, 이 구조를 폴리사이드(Polycide)구조라고 부른다. 이 구조에 있어서는 게이트로 사용되는 P형 다결정규소막(17)의 저항에 의한 RC지연을 줄일 수 있으므로 초고주파용 MOS트랜지스터 또는 고속 아날로그 CMOS집적회로에 적합하게 된다. 그리고, 폴리사이드구조는 상기에서 설명한 제 6 (a)도 및 제 6 (b)도에도 적용할 수 있다.
이상에서 상세히 설명한 바와같이 본 발명은 게이트로 사용되는 다결정규소막을 P형으로 함으로써 아날로그 CMOS집적회로의 저주파 잡음을 저하시키고, 이득특성 및 주파수특성을 향상시킬 수 있는 효과가 있게된다.
Claims (7)
- N형 기판(10)에 형성된 P형 웰영역(11)에 NMOS를 형성하고 N형 기판(10)에 PMOS를 형성한 아날로그 CMOS집적회로에 있어서, 상기 NMOS 및 PMOS의 게이트를 P형 다결정규소막(17), (27)로 형성하고 NMOS의 몸체영역(12)에 N형 매몰층(18)을 형성하여 구성된 것을 특징으로 하는 아날로그 CMOS집적회로.
- 제 1 항에 있어서, 상기 N형 기판(10) 및 P형 웰영역(11)을 P형 기판(10A) 및 N형 웰영역(11A)으로 치환하여 구성된 것을 특징으로 하는 아날로그 CMOS집적회로.
- 제 1 항 또는 제 2 항에 있어서, 상기 NMOS의 게이트(17) 상면에 TiSI2또는 TaSi2등의 실리사이드(21)을 형성하여 구성된 것을 특징으로 하는 아날로그 CMOS집적회로.
- P형 웰영역(11) 또는 P형 기판(10A)에 NMOS를 형성하고 N형 기판(10) 또는 N형 웰영역(11A)에 PMOS를 형성하여 아날로그 CMOS집적회로를 제조하는 방법에 있어서, NMOS 및 PMOS측의 몸체영역(12), (22)상부에 얇은 게이트 규소산화막(16), (26)을 각각 성장시킨 후 NMOS측의 몸체영역(12)에만 이온주입법으로 N형 매몰층(18)을 형성하고, 이후 상기 얇은 게이트 규소산화막(16), (26)위에 화학증착법으로 게이트인 다결정규소막(17), (27)을 성장시킨 후 그 다결정규소막(17), (27)위에 P형 불순물을 이온주입하여 패터닝하며, 이후 NMOS 및 PMOS측에 N형 및 P형 불순물을 각각 이온주입하여 NMOS의 소스영역(13) 및 드레인영역(14)과 PMOS의 소스영역(23) 및 드레인영역(24)을 형성하는 과정으로 이루어짐을 특징으로 하는 아날로그 CMOS집적회로의 제조방법.
- 제 4 항에 있어서, 상기 다결정규소막(17) 상면에 TiSi2 또는 TaSi2등의 실리사이드(21) 층을 얹어 폴리사이드구조로 형성함을 특징으로 하는 아날로그 CMOS집적회로의 제조방법.
- 제 4 항에 있어서, 상기 다결정규소막(17), (27)위에 P형 불순물을 단위 면적당 1016/cm2개 이상 이온주입함을 특징으로 하는 아날로그 CMOS집적회로의 제조방법.
- 제 6 항에 있어서, P형 불순물이 붕소임을 특징으로 하는 아날로그 CMOS집적회로의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870009802A KR890004978B1 (ko) | 1987-09-04 | 1987-09-04 | 아날로그 cmos집적회로 및 그 제조방법 |
| JP63073465A JPS6472553A (en) | 1987-09-04 | 1988-03-29 | Analog cmos integrated circuit and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870009802A KR890004978B1 (ko) | 1987-09-04 | 1987-09-04 | 아날로그 cmos집적회로 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR890005887A KR890005887A (ko) | 1989-05-17 |
| KR890004978B1 true KR890004978B1 (ko) | 1989-12-02 |
Family
ID=19264254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019870009802A KR890004978B1 (ko) | 1987-09-04 | 1987-09-04 | 아날로그 cmos집적회로 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6472553A (ko) |
| KR (1) | KR890004978B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102157581B1 (ko) | 2018-10-19 | 2020-09-18 | 박지은 | 목재 부산물 건조 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61129862A (ja) * | 1984-11-29 | 1986-06-17 | Toshiba Corp | 半導体装置の製造方法 |
| US4782033A (en) * | 1985-11-27 | 1988-11-01 | Siemens Aktiengesellschaft | Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate |
-
1987
- 1987-09-04 KR KR1019870009802A patent/KR890004978B1/ko not_active IP Right Cessation
-
1988
- 1988-03-29 JP JP63073465A patent/JPS6472553A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR890005887A (ko) | 1989-05-17 |
| JPS6472553A (en) | 1989-03-17 |
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