JPS61129862A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61129862A JPS61129862A JP59252310A JP25231084A JPS61129862A JP S61129862 A JPS61129862 A JP S61129862A JP 59252310 A JP59252310 A JP 59252310A JP 25231084 A JP25231084 A JP 25231084A JP S61129862 A JPS61129862 A JP S61129862A
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims description 6
- 239000007772 electrode material Substances 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 239000002253 acid Substances 0.000 claims 1
- 230000000873 masking effect Effects 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 18
- 238000005468 ion implantation Methods 0.000 abstract description 14
- 230000000694 effects Effects 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000002513 implantation Methods 0.000 abstract 2
- 229910052785 arsenic Inorganic materials 0.000 description 9
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- -1 Arsenic ions Chemical class 0.000 description 1
- 241001609030 Brosme brosme Species 0.000 description 1
- SBVPYBFMIGDIDX-SRVKXCTJSA-N Pro-Pro-Pro Chemical compound OC(=O)[C@@H]1CCCN1C(=O)[C@H]1N(C(=O)[C@H]2NCCC2)CCC1 SBVPYBFMIGDIDX-SRVKXCTJSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229940125904 compound 1 Drugs 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にゲート電極
の形成に改良を施した相補ｆｉＭＯ８トランジスタの製
造方法に係わる◎ 〔発明の娑術的背景） 現在、相補鷹（Ｃ）ＭＯ８）ランジスタにおい七、ゲー
ト電極材料としては％ ｎｌｌ不純物を高濃度にドープ
したＮ多結晶シリコンが用いられている。この材料から
なるゲート電極は、通常半導体基板上にゲート酸化膜を
形成後、アンドープ多結晶シリコン全ＣＶＤ法により堆
積し、更にＰＯＣ！、拡散法によりて多結晶シリコン中
にリンネ細物をドープさせ、パターニングすることによ
り形成される。また、最近のデバイスの縮小化に伴い、
ゲート電極材料としてＰ多結晶シリ。
の形成に改良を施した相補ｆｉＭＯ８トランジスタの製
造方法に係わる◎ 〔発明の娑術的背景） 現在、相補鷹（Ｃ）ＭＯ８）ランジスタにおい七、ゲー
ト電極材料としては％ ｎｌｌ不純物を高濃度にドープ
したＮ多結晶シリコンが用いられている。この材料から
なるゲート電極は、通常半導体基板上にゲート酸化膜を
形成後、アンドープ多結晶シリコン全ＣＶＤ法により堆
積し、更にＰＯＣ！、拡散法によりて多結晶シリコン中
にリンネ細物をドープさせ、パターニングすることによ
り形成される。また、最近のデバイスの縮小化に伴い、
ゲート電極材料としてＰ多結晶シリ。
コンが用いられる。この材料からなるゲート電極は、上
記と同様にアンドープ多結晶シリコンを堆積した後、多
結晶シリコン中にボロンを約１０ ／ｃＩＬ 程度イオ
ン注入、パターニングすることにより形成される口 〔背景技術の問題点〕 しかしながら、従来の０ＭＯ８）ランジスタは次に示す
欠点を有する。
記と同様にアンドープ多結晶シリコンを堆積した後、多
結晶シリコン中にボロンを約１０ ／ｃＩＬ 程度イオ
ン注入、パターニングすることにより形成される口 〔背景技術の問題点〕 しかしながら、従来の０ＭＯ８）ランジスタは次に示す
欠点を有する。
（ア）ゲート電極材料としてＮ多結晶シリコンを用いた
場合、 Ｎチャネルトランジスタは、しきい値電圧ｔ″０．８Ｖ
０．８Ｖ程度ソース領域、チャネル領域及びドレイン領
域方向のキャリアタイプはＮ −Ｐ−Ｎ となる。こ
のような構造のとき。
場合、 Ｎチャネルトランジスタは、しきい値電圧ｔ″０．８Ｖ
０．８Ｖ程度ソース領域、チャネル領域及びドレイン領
域方向のキャリアタイプはＮ −Ｐ−Ｎ となる。こ
のような構造のとき。
反転層はシリコン基板表面に形成された、いわゆる５ｕ
ｒｆａｃｅ ｃｈａｎｎｅｌ ３１となる。この様な
モードの場合、デバイス寸法が縮小されるに伴い、実効
移動度の低下を伴う。一方、Ｐチャネルトランジスタで
は、しきい値電圧を一〇、８Ｖ程度にすると、ソース領
域、チャネル領域及びドレイン領域方向のシリコ／基板
表面近傍のキャリアタイプはＰ −Ｐ−Ｐ となる。
ｒｆａｃｅ ｃｈａｎｎｅｌ ３１となる。この様な
モードの場合、デバイス寸法が縮小されるに伴い、実効
移動度の低下を伴う。一方、Ｐチャネルトランジスタで
は、しきい値電圧を一〇、８Ｖ程度にすると、ソース領
域、チャネル領域及びドレイン領域方向のシリコ／基板
表面近傍のキャリアタイプはＰ −Ｐ−Ｐ となる。
この様な構造の場合、キャリア（正孔）はシリコイ基孜
表面よりわずか下方で流れている、いわゆるＢｕｒｉｅ
ｄ ｃｈａｎｎｅｌ製となる。この様な七−ドでに、
デバイス寸法が縮小されるに伴ってシ１−トチャネル効
果が大きくなる。そして、デバイスのチャネル長のわず
かな変化に対してしきい値電圧の変動が非常に大きくな
り、しきい値電圧の制御性が乏しくなる。
表面よりわずか下方で流れている、いわゆるＢｕｒｉｅ
ｄ ｃｈａｎｎｅｌ製となる。この様な七−ドでに、
デバイス寸法が縮小されるに伴ってシ１−トチャネル効
果が大きくなる。そして、デバイスのチャネル長のわず
かな変化に対してしきい値電圧の変動が非常に大きくな
り、しきい値電圧の制御性が乏しくなる。
また、Ｂｕｒｉｅｄ ｃｈａｎｎｅｌ ｆｉの場合、
シ嘗−トチャネル効果のみならず、チャネルイオン注入
、 ドーズに対するしきい値電圧の変動も大きく、この
点からしきい値電圧の制御性も乏しい。
シ嘗−トチャネル効果のみならず、チャネルイオン注入
、 ドーズに対するしきい値電圧の変動も大きく、この
点からしきい値電圧の制御性も乏しい。
（イ）ゲート電極材料としてＰ多結晶シリ：７ヲ用いた
場合、 矛２図を参照して説明する。図中のｌは、表面にフィー
ルド酸化膜２が形成されたＰ型の（１０Ｇ）シリコン基
板である。この基＆Ｉの素子領域にはＮウェル３が形成
され、該Ｎウェル３にｐｇのソース、ドレイン領域４゜
５が形成されている。このソース、ドレイン領域４．５
間のチャネル領域上には、ゲート酸化＠６ｔ−介してボ
ロン上ドープしたＰ多結晶シリコンからなるゲート電極
７が設けられている。このようにＮウェル３ではＰチャ
ネルトランジスタが形成される。一方、Ｎウェル３の形
成され℃いない基板ｌの素子領域にはＮ星のソース、ド
レイン領域８．９が設けられ、これらソース、ドレイン
領域８；９間のチャネル領域上にはゲート酸化膜１０ｔ
−介してポロンをドープしたＰ多結晶シリコンからなる
ゲート電極１１が設けられ、Ｎチャネルトランジスタが
形成され℃いる。こうした構造の０ＭＯ８）ランジスタ
において、一般的なＰ多結晶シリコンからなるゲ°−ト
電極の形成方法では、矛２図に示す如くＮチャネルトラ
ンジスタのゲート電極１１の上部がソース、ドレイン領
域８．９形成のためのｎｆＪｌ不純物のイオン注入によ
ってＮ型する可能性がある。
場合、 矛２図を参照して説明する。図中のｌは、表面にフィー
ルド酸化膜２が形成されたＰ型の（１０Ｇ）シリコン基
板である。この基＆Ｉの素子領域にはＮウェル３が形成
され、該Ｎウェル３にｐｇのソース、ドレイン領域４゜
５が形成されている。このソース、ドレイン領域４．５
間のチャネル領域上には、ゲート酸化＠６ｔ−介してボ
ロン上ドープしたＰ多結晶シリコンからなるゲート電極
７が設けられている。このようにＮウェル３ではＰチャ
ネルトランジスタが形成される。一方、Ｎウェル３の形
成され℃いない基板ｌの素子領域にはＮ星のソース、ド
レイン領域８．９が設けられ、これらソース、ドレイン
領域８；９間のチャネル領域上にはゲート酸化膜１０ｔ
−介してポロンをドープしたＰ多結晶シリコンからなる
ゲート電極１１が設けられ、Ｎチャネルトランジスタが
形成され℃いる。こうした構造の０ＭＯ８）ランジスタ
において、一般的なＰ多結晶シリコンからなるゲ°−ト
電極の形成方法では、矛２図に示す如くＮチャネルトラ
ンジスタのゲート電極１１の上部がソース、ドレイン領
域８．９形成のためのｎｆＪｌ不純物のイオン注入によ
ってＮ型する可能性がある。
なお、図中の！・２は例えばヒ素をドーグしたグー）！
他部分を示す◎このように、ケート電極１１がＰＮ接合
を持つことＫより、デバイス特性ＶＣ１！Ａ影響を及ぼ
す・例えば、ゲート電圧がとのＰＮ接合にもかかること
になり、シリコン基ＩＥＪのチャネルにはその分小さな
電圧しかかからなくなり、弱反転領域の立ち上り特性が
急くなる。
他部分を示す◎このように、ケート電極１１がＰＮ接合
を持つことＫより、デバイス特性ＶＣ１！Ａ影響を及ぼ
す・例えば、ゲート電圧がとのＰＮ接合にもかかること
になり、シリコン基ＩＥＪのチャネルにはその分小さな
電圧しかかからなくなり、弱反転領域の立ち上り特性が
急くなる。
本発明は上記事情に鑑みてなされたもので、鳥速動作が
可能であるとともに、ショート≠ヤネル効果、しきい値
電圧の変動等を抑制した高信頼性の牛導体装置の製造方
法を提供することを目的とする。
可能であるとともに、ショート≠ヤネル効果、しきい値
電圧の変動等を抑制した高信頼性の牛導体装置の製造方
法を提供することを目的とする。
本発明は特に０ＭＯ８） ９ンジスタに餉するもので、
ソース、ドレイン領域形成用のイオン注入時、ゲート電
極の上層部に形成された本来の不純物とは異なる不純物
を含むゲートを極の上層部の一部を除去することにより
撞々の効果を得ることｔ−図ったものである。
ソース、ドレイン領域形成用のイオン注入時、ゲート電
極の上層部に形成された本来の不純物とは異なる不純物
を含むゲートを極の上層部の一部を除去することにより
撞々の効果を得ることｔ−図ったものである。
以下、本発１３Ａ１ｋｃＭＯ８）？ｙレジスタ製造に適
用した場合について、第１図（ａ）〜（１） ｔ−参照
して説明する。
用した場合について、第１図（ａ）〜（１） ｔ−参照
して説明する。
実施例１
〔１〕 まず、Ｐ型の（１００）シリコン基板２１上Ｉ
ｃ厚さｔｏｏｏＡの熱酸化ＰＡ２２を形成した（矛ｘｌ
Ｗ（ａ）図示）。つづいて、この熱酸化膜２２上にＮウ
ェル形成予定部に対応する部分が開孔したレジストパタ
ー／２３ｔ−形成した後、このレジストパターン２３を
マスクトシて基板２１にリンを加速電圧ｌ ５０ ｋｅ
Ｖ、ドーズ量３ＸｉＯ／αの条件でイオン注入し、イオ
ン注入層２４ｔ−形成した（、？１図（ｂ）図示°）。
ｃ厚さｔｏｏｏＡの熱酸化ＰＡ２２を形成した（矛ｘｌ
Ｗ（ａ）図示）。つづいて、この熱酸化膜２２上にＮウ
ェル形成予定部に対応する部分が開孔したレジストパタ
ー／２３ｔ−形成した後、このレジストパターン２３を
マスクトシて基板２１にリンを加速電圧ｌ ５０ ｋｅ
Ｖ、ドーズ量３ＸｉＯ／αの条件でイオン注入し、イオ
ン注入層２４ｔ−形成した（、？１図（ｂ）図示°）。
次いで、レジストパターン２３′ｆｔ除去し、更に１２
００℃ｅＮｔ中で６時間アニールを行ってＮウェル２５
ｔ−形成した後、熱酸化膜２２′ｆ：除去した（第１図
（Ｃ）図示）。更に、全面に厚さ９００Ａの熱酸化膜２
６ｔ−形成し、その上に厚＃２０００λＦ） シ１７
コｙＷｌ化１［；ｔ ７ ｔ−ＣＶＤ法により堆積した
（第１図（ｄ）図示）。しかる後。
００℃ｅＮｔ中で６時間アニールを行ってＮウェル２５
ｔ−形成した後、熱酸化膜２２′ｆ：除去した（第１図
（Ｃ）図示）。更に、全面に厚さ９００Ａの熱酸化膜２
６ｔ−形成し、その上に厚＃２０００λＦ） シ１７
コｙＷｌ化１［；ｔ ７ ｔ−ＣＶＤ法により堆積した
（第１図（ｄ）図示）。しかる後。
前記窒化＠２７ｔ−後記Ｎチャネル及びＰチャネルトラ
ンジスタの素子領域に対応する部分が開孔するようにパ
ターニングし、これをマスクとしてフィールド酸化を行
って厚さ７０００＾のフィールド酸化膜２８を形成した
（矛ｌ囚（ｅ）図示）。
ンジスタの素子領域に対応する部分が開孔するようにパ
ターニングし、これをマスクとしてフィールド酸化を行
って厚さ７０００＾のフィールド酸化膜２８を形成した
（矛ｌ囚（ｅ）図示）。
０１〕次に、前記輩化＠２７、熱酸化膜２６ｔ−除去し
た後、その部分に厚さ２００人のゲート酸化膜２９ｔ−
形成した（第１図（ｆ）図示）。つづいて、Ｎチャネル
、Ｐチャネルのしきい値を夫々ｏ、ｓｖ、−０，８Ｖに
合せるため、Ｎチャネルではヒ素を加速電圧４ ｇ ｋ
ｅＶ、ドーズ量ｌ×１０／ｃＩＬの条件下で、かつＰチ
ャネルではリンを加速電圧４０ ｋｅＶ、ドーズ量１Ｘ
ｌＯ／ｃＩＩＬの条件でチャネルイオン注入を行った。
た後、その部分に厚さ２００人のゲート酸化膜２９ｔ−
形成した（第１図（ｆ）図示）。つづいて、Ｎチャネル
、Ｐチャネルのしきい値を夫々ｏ、ｓｖ、−０，８Ｖに
合せるため、Ｎチャネルではヒ素を加速電圧４ ｇ ｋ
ｅＶ、ドーズ量ｌ×１０／ｃＩＬの条件下で、かつＰチ
ャネルではリンを加速電圧４０ ｋｅＶ、ドーズ量１Ｘ
ｌＯ／ｃＩＩＬの条件でチャネルイオン注入を行った。
この際、Ｎチャネルのヒ素はイオン注入の飛程距離が短
いため、比較的浅いＰ−Ｎ接合がチャネル領域に形成さ
れた。次いで、全面に厚さ４ｏｏｏＸの、アノドーグ多
結晶シリコン層ｔＣＶＤ法により堆積した後、このシリ
コン層にボロンを加速電圧２５ ｋｅＶ、ドーズ量ＳＸ
工Ｏ／儂 の条件下でイオン注入し、更ＫｌｏｏＯ℃。
いため、比較的浅いＰ−Ｎ接合がチャネル領域に形成さ
れた。次いで、全面に厚さ４ｏｏｏＸの、アノドーグ多
結晶シリコン層ｔＣＶＤ法により堆積した後、このシリ
コン層にボロンを加速電圧２５ ｋｅＶ、ドーズ量ＳＸ
工Ｏ／儂 の条件下でイオン注入し、更ＫｌｏｏＯ℃。
２０分間アニールを行ってボロンが一様に分布したＰ多
結晶シリコン層３０を形成した（第１図（ｇ）図示）。
結晶シリコン層３０を形成した（第１図（ｇ）図示）。
しかる後、このＰ多結晶シリコンＮ ３０ ｔ−バター
ニングしてＰチャネル側にゲート電極３１を、Ｎチャネ
ル側にゲート電極５Ｈ１−形成した（矛五図（ｈ）図示
）。
ニングしてＰチャネル側にゲート電極３１を、Ｎチャネ
ル側にゲート電極５Ｈ１−形成した（矛五図（ｈ）図示
）。
更に、Ｐチャネル１ｌ１１ｔ−レジストパターン３３を
被覆した後、ヒ素を加速電圧４ Ｑ ｋｅＶ、ドーズｔ
５ｘｌＯ／ｃＩＩＬの条件で基板２１にイオン注入し、
Ｎ型のイオン注入層３４．３５ｔ−形成した。この際、
Ｎチャネル側のゲート電極３２０表面部（約６００λ糧
度）３６にヒ素がイオン注入された（牙１図（ｉ）図示
）。
被覆した後、ヒ素を加速電圧４ Ｑ ｋｅＶ、ドーズｔ
５ｘｌＯ／ｃＩＩＬの条件で基板２１にイオン注入し、
Ｎ型のイオン注入層３４．３５ｔ−形成した。この際、
Ｎチャネル側のゲート電極３２０表面部（約６００λ糧
度）３６にヒ素がイオン注入された（牙１図（ｉ）図示
）。
（ｉｉｌｌＪ次に、前記レジストパターン３３を剥離し
、更にＮチャネル側に別のレジストパターン３７を被覆
した後、ボロンを加速電圧３ Ｑ ｋｅＶ、ドーズ１ｔ
ｌＸｌＯ／ｃＩＩＬの条件でイオン注入し、＋ Ｐ型のイオン注入層３１１，３９１ｆ、形成した。
、更にＮチャネル側に別のレジストパターン３７を被覆
した後、ボロンを加速電圧３ Ｑ ｋｅＶ、ドーズ１ｔ
ｌＸｌＯ／ｃＩＩＬの条件でイオン注入し、＋ Ｐ型のイオン注入層３１１，３９１ｆ、形成した。
（第１図（ｊ）図示）。つづいて、レジストパターン３
１を剥離した後、反応性イオンエツチング（ＲＩＢ）に
より前記ゲート電極３１゜３２の表面部分（１０００λ
）ｔ−エツチング除去した。この結果、Ｎチャネル側の
ゲート電極３２０表面部３６が除去されるため、Ｎチャ
ネル、Ｐチャネルの両側の全領域でゲート電極３、３２
がＰとなった（第１図（ｋ）図示ン。次いで、１０００
℃、２０分量子ニールーを行りてイオン注入された元素
ｔ−電気的に活性化し、Ｐチャネル側のＮウェル２５に
Ｐ型のソース、ドレイン領域４０，４１１ｆ、Ｎチャネ
ル側の基＠２１にＮ型のソース、ドレイン領域４２．４
３ｆ形成した。更に、全面に保護誤用のＰＥＧ （リン
・ケイａｌｌガラス）＠４４を形成した後、このＰＥＧ
膜４４及びゲート酸化膜２９に適宜コンタクトホール４
５ｆ：形成し、これらコンタクトホール４５にＭ 電極
４６を設けてＰチャネルトランジスタＴｐ、Ｎチャネル
ト２／ジスタＴＮ かうなるＣＭＯ８）ランジスタ金製
造した（牙１図（ｊ）図示）口しかして、実施例１によ
れば、第１図（りの工程のソース、ドレイン領域形成用
のヒ素のイングラで上層部かＮ型化したＮチャネル側の
ゲート電極３２ｔ−１第１図（ｋ）の工程で１０００＾
程度ＲＩＥにより除去するため、残存したＮチャネル側
のゲート電極３２及びＰチャネル側のケート電極３１共
にＰ多結晶シリコ／から構成することができる。従って
、従来の如くグー＋１Ｃ４ｋかＰＮ接合金持つことに起
因してデバイス特性が態化することなく素子特性を良好
にできるとともＫ、高速動作が可能となる。
１を剥離した後、反応性イオンエツチング（ＲＩＢ）に
より前記ゲート電極３１゜３２の表面部分（１０００λ
）ｔ−エツチング除去した。この結果、Ｎチャネル側の
ゲート電極３２０表面部３６が除去されるため、Ｎチャ
ネル、Ｐチャネルの両側の全領域でゲート電極３、３２
がＰとなった（第１図（ｋ）図示ン。次いで、１０００
℃、２０分量子ニールーを行りてイオン注入された元素
ｔ−電気的に活性化し、Ｐチャネル側のＮウェル２５に
Ｐ型のソース、ドレイン領域４０，４１１ｆ、Ｎチャネ
ル側の基＠２１にＮ型のソース、ドレイン領域４２．４
３ｆ形成した。更に、全面に保護誤用のＰＥＧ （リン
・ケイａｌｌガラス）＠４４を形成した後、このＰＥＧ
膜４４及びゲート酸化膜２９に適宜コンタクトホール４
５ｆ：形成し、これらコンタクトホール４５にＭ 電極
４６を設けてＰチャネルトランジスタＴｐ、Ｎチャネル
ト２／ジスタＴＮ かうなるＣＭＯ８）ランジスタ金製
造した（牙１図（ｊ）図示）口しかして、実施例１によ
れば、第１図（りの工程のソース、ドレイン領域形成用
のヒ素のイングラで上層部かＮ型化したＮチャネル側の
ゲート電極３２ｔ−１第１図（ｋ）の工程で１０００＾
程度ＲＩＥにより除去するため、残存したＮチャネル側
のゲート電極３２及びＰチャネル側のケート電極３１共
にＰ多結晶シリコ／から構成することができる。従って
、従来の如くグー＋１Ｃ４ｋかＰＮ接合金持つことに起
因してデバイス特性が態化することなく素子特性を良好
にできるとともＫ、高速動作が可能となる。
実施例２
ＣＤ実施例１の第１図（ａ）〜（ｈ）まで同様に行った
後、Ｐチャネル＊ｔ−レジストパターン５１で被覆した
。次に％Ｎチャネ／Ｉ／ｌｌｌのＮ！！！領域の形成の
ためにリンを加速電圧３５ ｋｅＶ、ドーズ量ｚｘｔｏ
／ｍの条件で基板２１にイオン注入し、Ｎ型の不純物層
５２．５３ｆ形成した（才３図（ａ）図示）。つづいて
、Ｎチャネル側をレジストパターン５４で被覆した後、
Ｐチャネル側のＰ鑞領域の形成のためにボロンを加速電
圧３５ ｋｅＶ、ドーズ量ｌＸｌ０／ｃａａの条件でＮ
ウェル２５にイオン注入し、Ｐ型の不純物層５５．５６
ｔ−形成した（牙３図（ｂ）図示）。
後、Ｐチャネル＊ｔ−レジストパターン５１で被覆した
。次に％Ｎチャネ／Ｉ／ｌｌｌのＮ！！！領域の形成の
ためにリンを加速電圧３５ ｋｅＶ、ドーズ量ｚｘｔｏ
／ｍの条件で基板２１にイオン注入し、Ｎ型の不純物層
５２．５３ｆ形成した（才３図（ａ）図示）。つづいて
、Ｎチャネル側をレジストパターン５４で被覆した後、
Ｐチャネル側のＰ鑞領域の形成のためにボロンを加速電
圧３５ ｋｅＶ、ドーズ量ｌＸｌ０／ｃａａの条件でＮ
ウェル２５にイオン注入し、Ｐ型の不純物層５５．５６
ｔ−形成した（牙３図（ｂ）図示）。
次いで、レジストパターン５４ｔ−剥離し、全面にＣＶ
Ｄ法により厚さ３０００λのシリコン酸化膜５７ｔ−堆
積した後、ＲＩＢによりエツチングを行ってゲート電極
３１の側壁部のみに前記酸化＠５７ｔ−残存させた。更
に、ＰチャネルｇＩＡｔ−再度レジストパターン５８で
被覆した後、Ｎチャネル側の基板２１１Ｃヒ素を加速電
圧４ ｇ ｋｅＶ、ドーズ量５ｘｔｏ ／ｃＲでイオン
注入を行い、Ｎｌｉの不純物層５９．６０ｔ−形成した
。しかる後、Ｎチャネル側のゲート電極３２の上層部の
ヒ素を含んだ部分ｔ−ａｘｇｉｃより除去した（才３図
（Ｃ）図示）。ひきつづき、レジストパターン５８ｆ、
剥離した後、電気的活性化のためのアニールｆｔ１００
０℃、２０分からなるソース領域６３．Ｎ層６４と８層
６５からなるドレイン領域６６ｔ−夫々形成した・以下
、実施例１の、１？１図（４と同様な工程を経て、Ｐ８
Ｇ膜４４、コンタクトホーに４５及びＭ電極４６ｔ−形
成してＬＤＩ）（Ｌｉｇｈｔｌｙｌ）ｏｐｅｄ Ｄｒａ
ｉｎ ）構造のＰ テｑネルト−） ｙ シスタＴ、、
ＮチャネルトランジスタＴＮからなる０ＭＯ８）ランジ
スタを製造した（矛３図（ｄ）図示）。
Ｄ法により厚さ３０００λのシリコン酸化膜５７ｔ−堆
積した後、ＲＩＢによりエツチングを行ってゲート電極
３１の側壁部のみに前記酸化＠５７ｔ−残存させた。更
に、ＰチャネルｇＩＡｔ−再度レジストパターン５８で
被覆した後、Ｎチャネル側の基板２１１Ｃヒ素を加速電
圧４ ｇ ｋｅＶ、ドーズ量５ｘｔｏ ／ｃＲでイオン
注入を行い、Ｎｌｉの不純物層５９．６０ｔ−形成した
。しかる後、Ｎチャネル側のゲート電極３２の上層部の
ヒ素を含んだ部分ｔ−ａｘｇｉｃより除去した（才３図
（Ｃ）図示）。ひきつづき、レジストパターン５８ｆ、
剥離した後、電気的活性化のためのアニールｆｔ１００
０℃、２０分からなるソース領域６３．Ｎ層６４と８層
６５からなるドレイン領域６６ｔ−夫々形成した・以下
、実施例１の、１？１図（４と同様な工程を経て、Ｐ８
Ｇ膜４４、コンタクトホーに４５及びＭ電極４６ｔ−形
成してＬＤＩ）（Ｌｉｇｈｔｌｙｌ）ｏｐｅｄ Ｄｒａ
ｉｎ ）構造のＰ テｑネルト−） ｙ シスタＴ、、
ＮチャネルトランジスタＴＮからなる０ＭＯ８）ランジ
スタを製造した（矛３図（ｄ）図示）。
しかして、実施例２によれば、才３図（Ｃ）の工程でＮ
型層形成用のヒ素のイングラで上層部がＮｆｉしたＮチ
ャネル側のゲート電極３２の上部ｔ−Ｂ、ＩＥにより除
去するため、実施例１と同様な効果を期待できる。また
、ゲート構造がＬＤＤ構造と、なっているため、実施例
１と比べ一層素子の微細化を図ることができる。
型層形成用のヒ素のイングラで上層部がＮｆｉしたＮチ
ャネル側のゲート電極３２の上部ｔ−Ｂ、ＩＥにより除
去するため、実施例１と同様な効果を期待できる。また
、ゲート構造がＬＤＤ構造と、なっているため、実施例
１と比べ一層素子の微細化を図ることができる。
なお、実施例２では、Ｎ型したＮチャネル側のゲート！
他の上部を几ＩＥｔＣより除去したが、これに限らず、
ＨＩＩ’ −ＨＮｏ Ｊエツチング液あるいはＫＯ）ｌ
エツチング液を用いてもよい。この場合、ゲート電極の
ｇａ壁にはＣＶＤ法によるシリコン酸化膜が残存してい
るため、ゲート電極が横方向にエツチングされることを
回避できる。
他の上部を几ＩＥｔＣより除去したが、これに限らず、
ＨＩＩ’ −ＨＮｏ Ｊエツチング液あるいはＫＯ）ｌ
エツチング液を用いてもよい。この場合、ゲート電極の
ｇａ壁にはＣＶＤ法によるシリコン酸化膜が残存してい
るため、ゲート電極が横方向にエツチングされることを
回避できる。
以上詳述した如く本発明によれば、高速動作が可能でか
つ高信頼性の０ＭＯ８）ランジスタ等の半導体装置を製
造する方法を提供できる。
つ高信頼性の０ＭＯ８）ランジスタ等の半導体装置を製
造する方法を提供できる。
第１図（ａ）〜−）は本発明の実施例１の０ＭＯ８トラ
ンジスタの製造方法を工程順に示す断面図１、ＩＦ５図
は従来の０ＭＯ８）ランジスタの断面図、矛３図（ａ）
−（ｄ）は本発明の実施例２のＣＭＯＳトランジスタの
製造方法を一部除いて工程順に示す断面図である。 ２１・・・Ｐ型の（１００）シリコン基板、２３゜３３
．３１，５、５４，５Ｂ・・・レジストパターン、）！
４．３４，３５．３ｇ、３９，５２゜５３．５５，５６
．５９．６０・・・イオン注入層、２５・・・Ｎウェル
、２８・・・フィールド酸化膜、２９・・・ゲート酸化
膜、３０・・・Ｐ多結晶シリコン層、３、３２・・・ゲ
ート電極、３６・・・ゲート電極の表面部、４０，４２
．６３・・・ソース領域、４、４３．６６・・・ドレイ
ン領域、４４・・・Ｐ２Ｏ膜、４５・・・コンタクトホ
ール、４６・・・Ｍ電極。 出願人代理人 弁理士 鈴 江 武 彦第１図 ＋＋＋ｐ” ＾ ＾骨−・−１−
１ 第１図、 第２図
ンジスタの製造方法を工程順に示す断面図１、ＩＦ５図
は従来の０ＭＯ８）ランジスタの断面図、矛３図（ａ）
−（ｄ）は本発明の実施例２のＣＭＯＳトランジスタの
製造方法を一部除いて工程順に示す断面図である。 ２１・・・Ｐ型の（１００）シリコン基板、２３゜３３
．３１，５、５４，５Ｂ・・・レジストパターン、）！
４．３４，３５．３ｇ、３９，５２゜５３．５５，５６
．５９．６０・・・イオン注入層、２５・・・Ｎウェル
、２８・・・フィールド酸化膜、２９・・・ゲート酸化
膜、３０・・・Ｐ多結晶シリコン層、３、３２・・・ゲ
ート電極、３６・・・ゲート電極の表面部、４０，４２
．６３・・・ソース領域、４、４３．６６・・・ドレイ
ン領域、４４・・・Ｐ２Ｏ膜、４５・・・コンタクトホ
ール、４６・・・Ｍ電極。 出願人代理人 弁理士 鈴 江 武 彦第１図 ＋＋＋ｐ” ＾ ＾骨−・−１−
１ 第１図、 第２図
Claims (2)
- （１）第１導電型のウェルを有した第２導電型の半導体
基板の表面にフィールド酸化膜を形成する工程と、この
フィールド酸化膜で囲まれた素子領域にゲート酸化膜を
形成する工程と、全面にゲート電極材料層を堆積した後
、この材料層に第２導電型の不純物をイオン注入する工
程と、この材料層をパターニングしてゲート電極を形成
する工程と、前記各ゲート電極をマスクとしてＮチャネ
ル側、Ｐチャネル側に夫々ソース、ドレイン領域形成用
のイオン注入を行う工程と、ゲート電極の上層部の一部
を除去する工程とを具備することを特徴とする半導体装
置の製造方法。 - （２）ゲート電極の上層部の一部の除去を、反応性イオ
ンエッチング又は弗硝酸系エッチング又はＫＯＨエッチ
ングにより行うことを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252310A JPS61129862A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252310A JPS61129862A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61129862A true JPS61129862A (ja) | 1986-06-17 |
Family
ID=17235471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252310A Pending JPS61129862A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61129862A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6472553A (en) * | 1987-09-04 | 1989-03-17 | Korea Inst Sci & Tech | Analog cmos integrated circuit and its manufacture |
| JPH0258370A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1984
- 1984-11-29 JP JP59252310A patent/JPS61129862A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6472553A (en) * | 1987-09-04 | 1989-03-17 | Korea Inst Sci & Tech | Analog cmos integrated circuit and its manufacture |
| JPH0258370A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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