JPH0258370A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置及びその製造方法に関し
、特に、ＭＩＳＦＥＴの微細化に適用［。

て有効な技術に関するものである。

〔従来技術〕

エンハンスメント型のｈｉ　Ｉ　Ｓ　ｌ！’　Ｅ　Ｔの
し、きい値電圧は、ＰチャネルＭＩＳＩ＜’ＥＴ、Ｎチ
ャネルへＩＩ　Ｓ　Ｆ　Ｂ　’ｌ’ともに、チャネル領
域へのＰ型不純物すなわちボロンの導入によって行って
いた。これは、　ゲート電極の材料としてＰ　型多結晶
シリコン膜より抵抗値の低いＮ＋型多結晶シリコンｊ模
をゲー）　ｌｆｔ極に用いていたからである。ゲート電
極をＮ＋型多結晶７リコン膜で構成すると、Ｎチャネル
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　’Ｌ’ではしきい値が低くｔ　Ｐ
チャネルＭＩＳＦＥＴでは（７きいｎぽが高くなってし
７１う。

そこで、それぞれのチャネル領域ヘボロンを導入して、
Ｐチャネル八１ｌｓ１！”ＥＴ、Ｎナヤ坏ルｂ１１Ｓ１
−ＥＴのそれぞれのしきい値が０，６Ｖ程度になるよう
にしていた。

このような技術が適用されｆ−、Ｐチャネル領域　ＳＦ
　Ｅ　’ｌ’が（＋＋４成さｉするＮウェル領域では、
チャネル領域の深い部分（０，２μｍ程度）にＰ　Ｎ接
合ができる。これは、ボロンの拡散係数が大きいためチ
ャネル領域に４人されたボロンが基板内に深く拡散する
ことによるものである。ここで、ＭＩＳＦＥＴのドレイ
ン領域からの空乏層の延びは、基板表面よりも深い部分
の方が大きくなっている。前記のように、チャネル領域
の深い部分ＫＰＮ接合が形成されていると、このＰＮ接
合によってドレイン領域からの空乏層の延びが助長され
、ドレインから伸びる空乏層がソースの空乏層端に影ｑ
Ｉを及は゛すようＫなる。このためチャネル長の縮小を
図ったときて、しきい値が設計値と異ったりソース、ド
レイン領域間でバンチスルーを生じたりする。このため
、ＭＩＳＦＥＴのチャネル長を短くすることができない
、すなわちショートチャネル化を図ることができない。

なお、ショートチャネル化を図る技術が、１９８６年　
アイ・イ、−・デイ−・エム、テクニカルダイジェスト
、ｐｐ２５２〜２５５（ＩＥＤＭ　　Ｔｅｃｈｎｉｃａ
ｌ　　Ｉ）ｉｇｅｓ＋、１ｇ８６）ＶＣ記載されティる
。

〔発明が解決しようとする問題点〕

前記のＣＭ　ＯＳのショートチャ坏ル化を図る技術は、
Ｐチャ洋ルＭ　Ｉ　Ｓ　ｌ”　Ｅ　’Ｌ’のゲート電極
をＰ＋多結晶シリコン膜を使ったポリサイド、Ｎチャネ
ルＭ　Ｉ　Ｓ　ｌ”　Ｅ　ｉ’のゲートＩＩ極ＩＮ＋多
結晶シリコン膜を使ったポリサイドで形成するものであ
る。

前記Ｎチャネル、ＰチャネルＭＩＳｆ”Ｅ’ｌ’５のそ
れぞれのゲート電極は、基板上全面に堆積された多結晶
シリコンにｎ型、ｐ型不純物を選択的に導入し活性化し
た後、Ｔａ５ｌ、を堆積して形成したポリサイドｔパタ
ーニングすることにより形成される。しかし、このよう
ＫＮ、Ｐ両チャネルＭＩＳ　Ｆ　Ｅ　Ｔのゲート電極を
一体に形成すると製造工程中に加る熱処理によって、Ｐ
＋多結晶シリコン膜とＮ＋多多結晶シリコ模膜の間で不
純物の相互拡散が生じ、ゲートを極と基板の仕事関数差
の変動により形成されるＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｓの
しきい値が不安定になる。これを防ぐためＫは、８００
℃程度以下の熱処理でデバイスを製造する必要がある。

しかし、低温の熱処理では拡散ノーや絶縁膜の形成が困
難になるという問題がある。ブた、ＰチャネルＭ　Ｉ　
Ｓ　ＩＩ’　Ｉ弓ＴとＮチャネルＭＩＳＦＥＴのゲート
１！Ｌ極を切り離ｌ〜たデバイスでは、両者（Ｎチャネ
ル、Ｐチャネル）のゲート電極を接続するための配線が
必要となり高積化の点で問題となる。

本発明の目的は、ＭＩＳＦＥＴ、’１’の微細化を図る
ことにある。

不発明の他の目的は、ＣＭＯＳテバイスに適用して、高
速性及び高集積性を損わず、しきい値−チャネル長特性
の良好なものを祷ることができる半導体装置及びその製
造方法を提供することに′ある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細ぜ）の記述及び添イづ図面によって明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ＮチャネルＭｌδ’　Ｉ＝”　Ｅ　１’及び
Ｐチャネル領域　Ｉ　Ｓ　Ｆ　ＥＴのしきい値を、チャ
；トル領域のＮ型不純物例えばＡｓ又はＢｂと、ゲート
電極のＰ＋型多結晶シリコン膜とで制御する。

〔作用〕

上述した手段によれば、しきい値を調整するための不純
物にＮ型不純物Ａｓ、Ｓｂを用いているためＰチャネル
Ｍ　Ｉ　Ｓ　ｌｉ’　Ｅ　Ｔではチャネル領域にＰＮ接
合が形成されないので、ドレイン領域からの空乏層の延
びが助長さ九ることがない。またＮチャネルＭ　Ｉ　Ｓ
　ｌ’　Ｅ　’１’ではチャネル領域にＰ　Ｎ　Ｊ、５
合が形成されても、その接合の深さが基板の表面から０
．０５μｍ程度と極めて浅いため、ドレイン領域の空乏
層の延びの大きい部分をさらに大きくすることがない。

したがって、Ｐチャイ・ルＭ　Ｉ　ＳＪｌ・Ｅ’Ｌ’１
ＮチャネルＭ　Ｉ　Ｓ　Ｆｌ）　’１’のいずれにおい
ても、しきい値の変動やパンチスルーが起きにくくなる
ので、ＭＩＳＦＥＴのショートチャネル化を図ることが
できる。１だ、ＰチャネルＭ　Ｉ　Ｓ　ｌ’Ｊぺ’ｌ’
、ＮチャネルＭ　Ｉ　Ｓ　ＩＩ’　Ｅ　’Ｌ’ともゲー
ト１！極を同一の導電型のポリシリコンで（１／Ｉ成す
るため製造工程における両ゲート間の不純物相互拡散を
防ぐことができ、高信頼性のＣＭ　ＯＳを得ることがで
きる。

〔実施列〕

第１図〜第８図は、本発明をＣＭ（ＪＳデバイスに適用
した一実施例である。

先ず第１図に示すように、周仰の方法により、Ｐ−単結
晶シリコン半導体基板ＩＫ、Ｎ−ウェル領域２．Ｐ−ウ
ェル領域３．フィールド伯縁扁Ｐチャネルストッパ５を
そ２’Ｌぞれ形成する。Ｎウェル領域２は、イオン打込
みされたリンスはヒ素ｆ、Ｈｄｒｉｖｅ−ｉｎ拡散し、
Ｐ−ウェル］１（Ｊ域３はイオン打込みされたボロンを
ｄｒｉｖｅ−ｉｎ　　拡散することによって形成され、
それぞれの不純物濃度は、２　Ｘ　Ｉ　Ｑ　”　ａ　ｔ
　０１！１　Ｓ　／　ｃｆ　程度になっている。

更に、第１図に示す如く、基板１の熱ｒβ化によりフィ
ールド絶Ｒ膜４を形成して素子を形成すべき領域を規定
する。素子形成領域上に基板１の熱酸化により、１５０
Ａ程度の膜厚のゲート絶縁膜６を形成する。

次に、第２図に示すように、ＰチャネルＮＩＱｓＦＥＴ
、ＮチャネルＭＯ８ＦＥＴのそれぞれのしきい値を調整
するためのＮ型不純物例えばＡｓ７又はＳ　ｂ　７を、
６０　Ｋ　ｅ　Ｖ　ｓ　５　Ｘ　１０　”　ａ　ｔ　Ｏ
ｍ　Ｓ　／　Ｃｆのイオン打込みによって基板ｌの表面
に導入する。

ここで、拡散係数は、５ｂ（Ａｓ（Ｌ３である。したが
って、しきい値の調整にＳｂ又はＡｓを用いることＫよ
り、それら不純物とＰ−ウェル領域３との間に形成され
るＰＮ接合ｆ：、０．０５μｍ程度に浅く形成すること
ができる。

次に、第３図に示すように、幕板１上のゲート絶縁膜６
上Ｋ例えばプラズマＣＶＤによって、ゲート１ユ極８の
一部を成す多結晶シリコン膜８Ａを２００　ＯＡ８度の
膜ｆＩＪに形成する。そして、多結晶シリコン膜ＲＡ　
Ｋ　Ｐ型子、ｔｉｔｉ物例えばボロンを。

１０ＫｅＶ、２　Ｘ　１０”　ａ　ｔ　ｏｍｓ　／Ｃｔ
４で導入し、て戸型にする。

次に、第４図に示すように、多結晶シリコンｊ漠８Ａの
上に、ゲート電極８の一部を成すｗＳＩ！膜８Ｂ全８Ｂ
ばＣＶＤによって２０００Ａ程度の膜厚に形成する。な
お、ｗｓ　ｒ、膜８Ｂは、Ｗ。

Ｍｏ、Ｔａ、Ｔｉ、ｐｄ　等の高融点金属膜あるいはそ
れら高融点金属の７リサイド膜としてもよい。

前記〜Ｖ　Ｓ　Ｉ、膜８Ｂを形成した後、さらにその上
に例えばＣＶＤＫよって酸化７リコン膜９を８００　Ａ
程度の膜厚で形成する。この酸化シリコン膜９は。

後に、Ｎチャイ、ルＭ　Ｉ　Ｓ　）’　Ｅ　’Ｌ’のソ
ース、ドレイン領域を形成するためのＡｓのイオン打込
み時にそのＡｓがゲート電極８中に入り込むのを防止す
るだめのものである。しｆ（がって、Ｐ＋多結晶ンリコ
ンＱＢＡ中のボロンの濃度が、Ｎチャイ・ルム１０　Ｓ
　）　ｌ；　’Ｉ’のソース、トレイン領域形成時のイ
オン打込みによってＮ型に反転しない程度に筒いもので
あｈば、特に必要とするものでをゴｌい。

次に、第５図に２ＦＴように、図示していないレジン）
ｌ＋Ｑからなるマスクを使ったエツチングによって、酸
化シリコン膜９．ｗｓ１．膜８１３．Ｐ”多結晶シリコ
ン膜８Ａを順次エツチングする。ゲート電極８は、Ｐ＋
多結晶シリコン暎８ＡとＷＳｉ。

膜８Ｂの２層膜からなる。エツチングの後、レジ２ト膜
からなるマスク全除去する。次に、図示していないレジ
スト膜からなるマスクでＰチャネルＭＯＳ　Ｆ　ＥＴ領
域（ＮチャネルＭＯ８ＦＢ’Ｊ：’の形成領域以外の領
域）を覆った後、ＮチャネルＭＯ８Ｆ　Ｅ　’ｒの形成
領域へ、酸化シリコン膜９及びゲー）　？Ｘ　＆ｉ　８
をマスクとして、Ｉ＋りえば６０ＫｅＶ、ＩＸｌ　０１
３　ａｔ　ｏｍｓ　；／ｃｒＡでＰ（リン）を導入して
ソース、ドレイン領域の一部である浅い低濃度のイオン
打込み層１０Ａを形成する。イオン打込みの後、レジン
）　ＩｉＣからなるマスクを除去する。次に、新に、Ｎ
チャネルＭ　Ｉ　Ｓ　Ｆｌ’：　’ｌ’領１１ｉ＃を使
うレジスト膜からなるマスクを形成し７、ＰチャネルＭ
　Ｉ　Ｓ　ＦＥＴの形成領域へ、醇化シリコン股９、ゲ
ート電極８’ｒ−ｒスフとして、４０ＫｅＶ、　１ＸＩ
Ｑ’ｌ　ａｔｏｍＳＺＣ品でボロンを導入してソース、
ドレイン領域の一部である洩い低濃度のイオン打込み層
１１Ａを形成する。イオン打込みの後、レジン）ＩＩＡ
からなるマスク全除去する。この後、９００°Ｃ程度の
アニールをｂｔ、で、しきい値を制御するだめの不純物
７、Ｎ−領域１０Ａの不純物、Ｐ−領域１１Ａの王制（
物のそれぞねの活性化を図る。このとき、不純物７の拡
散係数が非常に小さい念め、はとんど基板１内へ延びな
い。

次Ｋ、第６図に示（またように、例えばＣＶＤによって
基板１上全面に、膜厚が４０００Ａ程度の酸化シリコン
膜を形成し、これを反応性イオンエツチング（ＲＩＥ）
Ｋよってエッチバックして、ゲート電極８の両側面にサ
イドウオール１２を形成する。このサイドウオール１２
のチャネル長方向における長さは、３０００Ａ程度であ
る。

次ｆ１第７図に示すように、図示していがいレジスト膜
からなるマスクでＰチャネルＭ　Ｉ　Ｓ　Ｆ　ＥＴ領域
（Ｎウェル２）上を櫟い、ゲート電極８゜酸化シリコン
膜９．サイドウオール１２をマスクとしたイオン打込み
によって、　　８０ＫｅＶ、５　Ｘｌ　０１５　ａ　ｔ
　ｏｍｓ　／ｃｒＡ程度でＡｓをＮチャネルＭＩＳ　Ｆ
　Ｅ　Ｔの形成領域に導入して、ソース、ドレイン領域
の一部である深い高濃度のイオン打込み層１０Ｂを形成
する。イオン打込みの後、レジスト膜からなるマスクは
除去する。次に１新に、　ＮチャネルＭＩＳＦＥＴ領域
（Ｎウェル２以外の領域）を覆うレジスト膜からなるマ
スクを形成し、ゲーＮ［極８．［化シリコン膜９．サイ
ドウオール１２をマスクとしたイオン打込みによって、
１０ＫｅＶ。

２×１０１０１ＳａｔＯ／ＣＩＴ！程度−ｃＢ（ボロン
）をＰチャネルＭＩＳＰＥＴ領域に導入して、ソース、
ドレイン領域の一部である深い高濃度のイオン打込み層
１１Ｂを形成する。イオン打込みの後、レジスト膜から
なるマスクを除去する。この後、９５０℃程度のアニー
ルてよってＮ＋領域１０Ｂ及びＰ−領域１１Ｂの活性化
を図る。このとき、しきい値を調整するためのＮ型不純
物７の拡散係数が非常に小さいので、そのＮ型不純物７
の基板】への延びは非常に小さい。

次Ｋ、第８図に示すように、例えばプラズマＣＶｌ］Ｃ
よる酸化シリコン膜と、この上にリンシリケートガラス
（ＰＳＧ）膜？積層してなる層間絶縁膜１３、接続孔１
４、例えばスパッタによるアルミニウム膜からなる配線
１５を形成する。

ここで、第９図に％ＰチャネルＭ　Ｉ　Ｓ　Ｆｆ：　’
１’、ＮチャネルＭＩＳＦＥ’ｆ’のそれぞれのチャネ
ル領域を拡大して示す。

第９図において、ＤはＮ−領域１０Ａ、Ｐ−領域１１Ａ
のそれぞれから延びる空乏層を模式的に示したものであ
る。第９図では、仮に、右側のＮ−領域１０Ａ及びＰ−
領域１１Ａ全ドレイン領域とし、左側のＮ−領域１０Ａ
及びＰ−領域１１Ａをソース頚域としている。

本願では、しきい値を調整するための不純物７にＮ型子
細物Ａｓ　　ｏｒ　　Ｓｂ　を使用しているため、Ｎチ
ャネル領域　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ領域において、その不
純物７１／（よって形成されるＮ−又はＩく型領域７と
Ｐ−ウェル領域３との接合の深さが、００５μｍ程度と
なり、しきい値をＩｉ’ｌ’ｌ整するための不純物ｆＰ
型不純物ボロンを使用した場合にくらべ非常に浅くなる
。このため、領域７とウェル領域３の接合部分が、ドレ
イン領域の空乏層の廷びの大きい部分をさらに犬きくす
ることがない。したがって、ソース、ドレイン間のパン
チスルー、シキい値の変化を生じることがなくなる。一
方、ＰチャイルＭＩＳＦＥＴでは、しきい値？調整する
ための不純物７とＮ−ウェル領域２が同一導電型なので
、チャネル領域ＫＰＮ接合が形成さすすることはなく、
ドレイン領域の空乏層の延びを助長することはない。

ここで、よく知られているように、［７きい値電圧ｖｔ
ｈは、 φＭＳ・・・ゲート電極と基板（シリコン）の仕事関数
差 φＦ・・・／リコンのフェルミ準位 Ｑｕ・・・基板中の電荷量 ＣＯＸ・・・ゲート酸化膜の容量 と表わされる。

本実施例におけるＮ−ウェル領域２及びＰ−ウェル領域
３の不純物濃度は、それぞれ２Ｘ１０１６２　ｔ　ｏｍ
ａ　／ｃＩＩｔであり、それ’）　トＰ　”−’ｋ　結
晶’７　！Ｊ　コン膜８Ａとの間のφＭｓは、それぞれ
０．９２ｅＶ。

０．１８ｅＶである。また、Ｎ−ウェル領域２及びＰ−
ウェル領域３の２φＦは、それぞれ−０，７４ｅＶ。

０．７４ｅＶである。才た、Ｎ−ウェル領域２のＱａ／
ＣｏＸは、−０，３７Ｖ、Ｐ−ウェル領域３のＱＢ／Ｃ
ｏｘけ、０．３７Ｖである。これらの値を上の式て入れ
て計算すると、チャネル領域に不純物を導入しないとき
のＰチャネルＭ　Ｉ　Ｓ　Ｐ　Ｅ　ｉ”のしきい値が一
〇、１９Ｖ、同じくＮチャネルＭ　Ｉ　Ｓ　ＦＥ　Ｔの
しきい値が１．２９Ｖとなる。

したがって、１′１多結晶シリコン膜８八をその一部し
て用いたゲート′ｌば極８を有するＮチャネル領域　Ｓ
　）’　Ｅ　ｉ”のチャネル領域ＫＮ−又はＮ領域７を
形成することによりしきい値がｏ、　６　Ｖ　４♀ＪＷ
のエンハンスメント型のＮチャネルＭ　Ｉ　Ｓ　Ｐ　Ｅ
　Ｔを１（Ｊることかできる。つブリ、チャイル領域Ｖ
こＮ−領域７又はＮ領域７を有するＮチャネルＩｘ＋　
Ｉ　Ｓ　Ｆ’　Ｅ　’Ｌ”をエンハンスメン）Ｑにする
ため、　’ｌ−ト？ｆｆ４’Ａ　８の一部にＰ＋多結晶
シリコンル；！　８　Ａを使用することにより、しきい
値が０６Ｖ程度のエンハンスメント型のＮチャネル領域
　Ｉ　Ｓ　）’　Ｅ　’１’を７与ることが−ごきる。

一方、ＰチャネルλｉＩｓ］−ＥＴＫおいテハ、チャネ
ル領域にＮ型不純物７を導入１．ｆＣだけではしきい値
が高くなり過ぎるので、ゲート電極８の一部にＰ＋多結
晶シリコン膜８　Ａ　ｆ使用することにより、しきい値
が−０，６Ｖ程度のエンノ・ンスメント型のＰチャネル
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　ｉ’をイＯることができる。

なお、こｈらＮチャ坏ルＭＬＳ１・”Ｌ、：ｉ’、ｌ’
チャネルＭＩ　Ｓ　ＩＩ’　Ｅ　’１’の平面バクーン
を示していないが、これらＮチャ坏ル％Ｉ　Ｉ　Ｓ　ｌ
・゛ＥＴ％ＰチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ’ｌ’は、例
えばゲートアレイの基本セルｆ　４Ｑｔ成する素子とし
て使用される。この場合、ヘチャイ・ルＮｉ　ｌδＦ　
Ｅ　’１’のゲート電極８と、ＰチャネルＭ　Ｉ　Ｓ　
Ｆ　Ｅ　’１’のゲート電極８を一体に形成しても、そ
れらの一部を構成する多結晶シリコン膜８Ａが伴ｗ−Ｐ
”型であるため、不純物の相互拡散が起ることがない。

すなわち、ゲート電極８内の不純物の相互拡散によって
しきい値が変動することがない。

以上、本発明を実施例にもとづき具体的に説明（−ｋが
、本発明は、前記実施例に限定されるものではなくその
要旨全逸脱しない範囲において種々変更可能であること
は−ぼうまでもない。

例えば、へ４１　Ｓ　１”　Ｅ　ｉ’のソース及びドレ
インの構造は、深いイオン打込み層のみでソース、ドレ
インを（Ｈ成する又は、低不純物濃度の拡散層と高不純
物濃度の拡散層からなるＤＤＤ（ＤｏｕｂｌｅＤｏｐｅ
ｄ　　Ｄｒａｉｎ）構造テ４　ｊイ。

また、ゲート材料はＰ型多結晶／リコン、又はＰ型多結
晶シリコン？用いたポリサイドに限らず、半導体基板と
の仕ル関故差がｉＥとなる材料であれぼよい、ｌ 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
てＬ’Ｊらｊ−する効果１７１電ｒｌｉに説明すれば、
Ｆ記のとおりである。

しきい値を、チャネル領域のＮ型不純物例えばＡｓ又は
Ｓｂと、ゲート７１ｆ極のＰｌ−ハ・１多肩１晶シリコ
ン膜とで制御したことにより、ＰチャネルＭ　ＩＳ　Ｆ
　Ｅ　ｉ’ではチャネル領域ＫＰＮ接合が形成いれない
ので、トレイン領域からの空乏Ｉ（ｉの延びが助長され
ることがなく、またＮチャイルＭ　Ｉ　Ｓ　１’　１＝
：Ｔではチャネル領域にＰＮ接合が形成されても、その
接合の深さが基板の表面から０．０５μｍ程度と極めて
浅いため、ドレイン領域の空乏層の延びが大きい部分を
さらに大きくすることがない。したがって、Ｐチャネル
ＭＩＳＦＥＴ％ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのい
ずれにおいても、しきい値の変動やバンチスルーが起き
にくぐなるので、ＭＩＳｌ”　Ｅ　′Ｆのショートチャ
ネル化を図ることができる。

また、ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　ＴとＰチャネル
ＭＩＳＦＥＴのゲート電極は、いづれもＰ十多結晶ンリ
コンを用いたポリサイドであるため、製造工程における
ＮチャネルＭ　Ｉ　Ｓ　Ｉｉ’　Ｅ　ｉ’とＰチャネル
Ｍ　Ｉ　５ＦＥＴのゲート電極間の不純物の相互拡散の
問題が生じることがない。このためＰチャネルＭＩＳＦ
ＥＴとＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔで同一のゲー
ト電極を共有でき高集積化に適したＣＭＯＳデバイスが
実現できる。

【図面の簡単な説明】

第１図〜第８図は、本発明を適用したＣＭＯＳデしくイ
スの製造方法の一実施例を示す工程断面図、＼、） 第９図は、ＰチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　’ｌ’とＮ
チャネルＭＩＳＦＥＴのチャネル領域部分を拡大した断
面図である。 口中、２・・・Ｎ−ウェル領域、３・・・Ｐ−ウェル領
域、４・・・フィールド絶縁膜、６・・・ゲート絶縁膜
、７・・・しきい値調整用のＮ型不純物、　８Ａ・・・
Ｐ＋多結晶シリコン膜、８Ｂ・・・ＷＳｉ、膜、８・・
・ゲート電極、９・・・酸化シリコン膜、１０Ａ・・・
八−領域、１０１３・・・Ｎ＋領領域ＩＩＡ・・・Ｐ−
領域、ＩＩＢ・・・Ｐ＋領域、１２・・・ブイドウオー
ル。 代理人　弁理士　　小　川　勝　男 第１ 図 第２ 図 第５図 第６図 第３図 第４図 第７図 第８図 第９図 Ｐ−ｈ木しＭＩＳＦＥＴ塊工毀 Ｎ−Ｔヤネル間ｌ５ＦＥＴ＊賂又

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板と、Ｐ＾＋型多結晶シリコ
   ン膜を含むゲート電極と前記半導体基板内に形成された
   ソース又はドレイン領域である前記第１導電型と反対導
   電型の第２導電型の第１半導体領域と前記ゲート電極の
   下の前記半導体基板内にＮ型不純物を導入して形成され
   た前記第１半導体領域より浅い第２半導体領域からなる
   ＭＩＳＦＥＴを有する半導体集積回路装置であって、前
   記ＭＩＳＦＥＴのしきい値電圧は、前記多結晶シリコン
   膜と前記第２半導体領域を形成するＮ型不純物として制
   御されることを特徴とする半導体集積回路装置。 ２、前記第１半導体領域は、前記ゲート電極と離れて形
   成された第３半導体領域及び前記ゲート電極と前記第３
   半導体領域の間に形成された第４半導体領域とからなり
   前記第４半導体領域は前記第３半導体領域より浅く、か
   つ低い不純物濃度を有することを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置。 ３、前記ＭＩＳＦＥＴは、さらに、前記ゲート電極の側
   壁に形成されたサイドウォールを有し、前記第３半導体
   領域は、前記サイドウォールによって前記ゲート電極か
   ら離されることを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置。 ４、前記Ｎ型不純物は、Ａｓ又はＳｂであることを特徴
   とする特許請求の範囲第１項記載の半導体集積回路装置
   。 ５、前記ゲート電極は、前記Ｐ＾＋型多結晶シリコン膜
   の上に、Ｍｏ、Ｗ、Ｔｉ、Ｔａ、Ｐｄ等の高融点金属膜
   又はそれら高融点金属のシリサイド膜を積層した２層膜
   からなることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ６、前記第１導電型はＰ型であることを特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。 ７、前記第１導電型はＮ型であることを特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。 ８、第１導電型の半導体基板と、前記半導体基板内に形
   成された第１導電型及び第２導電型のウェル領域と、前
   記半導体基板に形成された第１又は第２のグループに属
   するＭＩＳＦＥＴとを有する半導体集積回路装置におい
   て、各々のＭＩＳＦＥＴはＰ＾＋型多結晶シリコン膜を
   含むゲート電極と、前記半導体基板内に形成されたソー
   ス又はドレイン領域である半導体領域と、前記ゲート電
   極の下の前記半導体基板内にＮ型不純物を導入して形成
   された第１半導体領域を有し、前記第１半導体領域を形
   成するＮ型不純物は、前記Ｐ＾＋型多結晶シリコン膜と
   ともに前記ＭＩＳＦＥＴのしきい値電圧を制御すること
   を特徴とする半導体集積回路装置。 ９、前記ＭＩＳＦＥＴの第１及び第２グループは、夫々
   前記第１導電型ウェル及び前記第２導電型ウェル領域内
   に形成されることを特徴とする特許請求の範囲第８項記
   載の半導体集積回路装置。 １０、前記第１及び第２グループの一方は、Ｐチャネル
   ＭＩＳＦＥＴであり、その前記半導体領域は、Ｐ型の第
   ２半導体領域であり、さらに、前記第１及び第２グルー
   プの他方はＮチャネルＭＩＳＦＥＴであり、その前記半
   導体領域はＮ型の第３半導体領域であることを特徴とす
   る特許請求の範囲第８項記載の半導体集積回路装置。 １１、前記Ｎ型不純物は、Ａｓ又はＳｂであることを特
   徴とする特許請求の範囲第８項記載の半導体集積回路装
   置。 １２、前記ゲート電極は、前記Ｐ＾＋型多結晶シリコン
   膜の上に、Ｍｏ、Ｗ、Ｔｉ、Ｔａ、Ｐｄ等の高融点金属
   膜又はそれら高融点金属のシリサイド膜を積層した２層
   膜からなることを特徴とする特許請求の範囲第８項記載
   の半導体集積回路装置。 １３、前記第２半導体領域は、前記ゲート電極と離れて
   形成された第４半導体領域及び前記ゲート電極と前記第
   ４半導体領域の間に形成された第５半導体領域とからな
   り前記第５半導体領域は前記第４半導体領域より浅く、
   かつ低い不純物濃度を有することを特徴とする特許請求
   の範囲第１０項記載の半導体集積回路装置。 １４、前記第３半導体領域は、前記ゲート電極と離れて
   形成された第６半導体領域及び前記ゲート電極と前記第
   ６半導体領域の間に形成された第７半導体領域とからな
   り前記第７半導体領域は前記第６半導体領域より浅く、
   かつ低い不純物濃度を有することを特徴とする特許請求
   の範囲第１０項記載の半導体集積回路装置。 １５、前記ＭＩＳＦＥＴは、さらに前記ＭＩＳＦＥＴの
   前記ゲート電極のＳｉｄｅｓに形成されたサイドウォー
   ルを有し、前記第４及び第６半導体領域は、前記サイド
   ウォールによって、前記ゲート電極から離されることを
   特徴とする特許請求の範囲第８項記載の半導体集積回路
   装置。 １６、第１導電型を有する半導体基板内に形成されたＮ
   チャネルＭＩＳＦＥＴｓ及びＰチャネルＭＩＳＦＥＴｓ
   を有し前記Ｎチャネル及びＰチャネルＭＩＳＦＥＴｓの
   一方は、前記半導体基板内に形成された第１導電型のウ
   ェル領域内に形成され、他方は、前記半導体基板内に形
   成された第２導電型のウェル領域内に形成される半導体
   集積回路装置の製造方法において、前記半導体基板主面
   の前記ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦ
   ＥＴ形成部分にＮ型の不純物を導入することによって第
   １領域を形成する工程と、前記各ＭＩＳＦＥＴのための
   ゲート電極を形成する多結晶シリコンを膜をデポジショ
   ンする工程と、前記多結晶シリコン膜にＰ型の不純物を
   導入する工程と、前記Ｐ型の不純物が導入された多結晶
   シリコン上に高融点金属膜又は、高融点金属のシリサイ
   ド膜をデポジションしそれらをホトレジストをマスクに
   エッチングすることによって前記ゲート電極を形成する
   工程と、前記ＮチャネルＭＩＳＦＥＴｓを形成する領域
   内に前記ゲート電極をマスクとして、Ｎ型の不純物を導
   入することによって第２領域を形成する工程と、前記Ｐ
   チャネルＭＩＳＦＥＴｓを形成する領域内に前記ゲート
   電極をマスクとして、Ｐ型の不純物を導入することによ
   って第３領域を形成する工程と、前記各ゲート電極の前
   記各側面に、サイドウォールを形成する工程と前記Ｎチ
   ャネルＭＩＳＦＥＴｓを形成する領域内に、前記ゲート
   電極及び前記サイドウォールをマスクとしてＮ型の不純
   物を導入することによって、前記第２領域よりも深く、
   かつ、高い不純物濃度を有し、前記第２領域と共に、前
   記ＮチャネルＭＩＳＦＥＴｓのソース又はドレイン領域
   を構成する第４領域を形成する工程と、前記Ｐチャネル
   ＭＩＳＦＥＴｓを形成する領域内に、前記ゲート電極及
   び前記サイドウォールをマスクとしてＰ型の不純物を導
   入することによって前記第３領域よりも深く、かつ、高
   い不純物濃度を有し、前記第３領域と共に、前記Ｐチャ
   ネルＭＩＳＦＥＴｓのソース又はドレイン領域を構成す
   る第５領域を形成する工程とを備えたことを特徴とする
   半導体集積回路装置の製造方法。 １７、前記第１領域は、Ａｓ又はＳｂを６０ＫｅＶ、５
   ×１０＾１＾１ａｔｏｍｓ／ｃｍ＾２でイオン打込みす
   ることによって形成されることを特徴とする特許請求の
   範囲第１６項記載の半導体集積回路装置の製造方法。 １８、前記多結晶シリコン膜に導入されるＰ型の不純物
   は、ボロンからなることを特徴とする特許請求の範囲第
   １６項記載の半導体集積回路装置の製造方法。 １９、前記第４領域はＡｓを８０ＫｅＶ５×１０＾１＾
   ５ａｔｏｍｓ／ｃｍ＾２でイオン打ち込みすることによ
   って形成されることを特徴とする特許請求の範囲第１６
   項記載の半導体集積回路装置の製造方法。 ２０、前記第５領域形成のための不純物はボロンからな
   ることを特徴とする特許請求の範囲第１６項記載の半導
   体集積回路装置の製造方法。