JPH0480966A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、Ｌ　Ｄ　
Ｄ　（Ｌ　ｉｇｈｔｌｙ　Ｄ　ｏｐｅｄ　Ｄ　ｒａｉｎ
）構造を採用するＭＩＳＦＥＴを備えた半導体集積回路
装置に適用して有効な技術に関するものである。

〔従来の技術〕

多数のＭＯＳＦＥＴを集積化した半導体集積回路装置に
おいては、高集積化の進展に伴い、前記ＭＯ５ＦＥＴに
ＬＤＤ構造が採用される。ＬＤＤ構造のＭＯＳＦＥＴの
基本構造は、ｎチャネル型の場合、高不純物濃度のｎ型
半導体領域及び低不純物濃度のｎ型半導体領域（ＬＤＤ
部）でトレイン領域が構成される。低不純物濃度のｎ型
半導体領域は高不純物濃度のｎ型半導体領域とチャネル
形成領域との間に構成される。高不純物濃度のｎ型半導
体領域、低不純物濃度のｎ型半導体領域の夫々は一体化
され電気的に接続される。

ＬＤＤ構造を採用するＭＯＳＦＥＴは、低不純物濃度の
ｎ型半導体領域でチャネル形成領域とドレイン領域との
ｐｎ接合部の不純物濃度勾配を緩和し、トレイン領域近
傍の電界強度を弱められるつまり、ＬＤＤ構造を採用す
るＭＯＳＦＥＴは、ドレイン領域の近傍においてホット
キャリアの発生量を低減し、しきい値電圧の変動を低減
できるので、特性の劣化を防止できる特徴がある。また
ＬＤＤ構造を採用するＭＯＳＦＥＴは、低不純物濃度の
ｎ型半導体領域でチャネル形成領域側への拡散距離を低
減できる。つまり、ＬＤＤ構造を採用するＭＯＳＦＥＴ
は、チャネル長（ゲート長）寸法を充分に確保でき、短
チヤネル効果の発生を防止できる特徴がある。

本発明に先立って、ＬＤＤ構造を採用するＭＯＳＦＥＴ
の製造方法は、下記の製造方法が一般的である。

ｐ型半導体基板（又はウェル領域）の主面上にゲート絶
縁膜、ゲート電極の夫々を順次形成する。

次に、前記ゲート電極（又はそのパターンニングを行っ
たマスク）を不純物導入マスクとして使用し、Ｐ型半導
体基板の主面部にｎ型不純物を導入する。ｎ型不純物は
、１０１３［ａｔｏｍｓ／ａＪ］程度の低不純物濃度の
リン（Ｐ）を使用し、約５０〜７０［Ｋ　ｅ　Ｖ］程度
のエネルギのイオン打込み法で導入される。

次に、前記ゲート電極の側壁にこのゲート電極に対して
自己整合でサイドウオールスペーサ（ｒ！ｉ化珪化膜素
膜形成する。

次に、前記サイドウオールスペーサをマスクとして使用
し、Ｐ型半導体基板の主面部にｎ型不純物を導入する。

ｎ型不純物は、１０１５〜１０”［ａｔｏｌｌｓ／ｆｆ
ｌ］程度の高不純物濃度のヒ素（Ａ　ｓ　）を使用し、
約７０〜９０［ＫｅＶ］程度のエネルギのイオン打込み
法で導入される。

次に、前記低不純物濃度のＰ、高不純物濃度のＡｓの夫
々に引き伸し拡散を施し、前者で低不純物濃度のｎ型半
導体領域（ＬＤＤ部）、後者で高不純物濃度のｎ型半導
体領域の夫々を形成する。このｎ型半導体領域を形成す
る工程により、ＬＤＤ構造を採用するＭ　ＯＳ　Ｆ　Ｅ
　Ｔが実質的に完成する。

ｎ型不純物としてのＰはＡｓに比べて不純物１１度分布
がブロードになるのでドレイン領域とチャネル形成領域
とのｐｎ接合部の不純物濃度勾配を緩和できる。ｎ型不
純物としてのＡｓはＰに比べて拡散速度が遅いのでｐｎ
接合部の深さ（ｘｊ）を浅くできる。

この後、ＬＤＤ構造を採用するＭＯＳＦＥＴの高不純物
濃度のｎ型半導体領域の表面にアルミニウム合金配線が
接続される。

なお、一般的なＬＤＤ構造を採用するＭＯＳＦＥＴにつ
いては、例えば米国特許第４．３５６．６２３号に記載
される９ 〔発明が解決しようとする課題〕 しかしながら、本発明者は下記の問題点が生しることを
見出した。

前記ＬＤＤ構造を採用するＭＯＳＦＥＴは、前述のｎ型
不純物の導入の条件下において、低不純物濃度のｎ型半
導体領域（ＬＤＤ部）、高不純物濃度のｎ型半導体領域
の夫々の不純物濃度の最大ピーク値がほぼ同一位置に設
定される。具体的には、低不純物濃度のｎ型半導体領域
の最大ピーク値はＰ型半導体基板の表面から約０．１［
μｍ１以内の表面近傍に設定される。高不純物濃度のｎ
型半導体領域は、同様にＰ型半導体基板の表面から約０
゜１［μｒｎ］以内の表面近傍に設定され、低不純物濃
度のｎ型半導体領域のｐｎ接合深さに比べて浅い領域に
最大ピーク値が設定される。つまり、高不純物濃度のｎ
型半導体領域は、ｐ型半導体基板の表面近傍での不純物
濃度を高め、アルミニウム合金配線とのオーミック接触
を行っている。このように構成されるＬＤＤ構造を採用
するＭＯＳＦＥＴは、ドレイン領域の表面近傍にキャリ
ア（電子）が流れるので、ドレイン領域近傍の表面でホ
ットキャリアが発生する。このドレイン領域近傍の表面
で発生したホットキャリアは、この発住場所とゲート電
極との間の距離が近いので、ゲート電極からの電界効果
が強く、グー１縁膜中に飛び込み捕獲される。このため
、ＬＤＤ構造を採用するＭＯＳＦＥＴは、動作が繰返し
行われる毎にゲート絶縁膜中に捕獲されたホットキャリ
アでしきい値電圧が変動し、電気的特性が劣化する８本
発明の目的は、ＬＤＤ構造を採用するＭＩＳＦＥＴを有
する半導体集積回路装置において、前記ＬＤＤ構造を採
用するＭＩＳＦＥＴの電気的特性の劣化を防止すること
が可能な技術を提供することにある。

本発明の他の目的は、前記目的を達成すると共に、前記
半導体集積回路装置の動作速度の高速化を図ることが可
能な技術を提供することにある。

本発明の他の目的は、前記半導体集積回路装置の製造プ
ロセスの増加がなく、前記目的を達成することが可能な
技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課顯を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）高不純物濃度の第１半導体領域とチャネル形成領
域との間に前記第１半導体領域と同一導電型でそれに比
べて低不純物濃度の第２半導体領域（ＬＤＤ部）を構成
する、ＬＤＤ構造のＭＩＳＦＥＴを有する半導体集積回
路装置において、前記ＬＤＤ構造のＭＩＳＦＥＴの第１
半導体領域の不純物濃度の最大値を、前記第２半導体領
域の接合深さと実質的に同一位置又はそれに比べて深い
位置に構成する。

（２）前記手段（１）のＬＤＤ構造のＭＩＳＦＥＴの第
１半導体領域はその上層に延在する配線に電気的に接続
され、この第１半導体領域と配線との間に前記第１半導
体領域、第２半導体領域の夫々と同一導電型で前記第２
半導体領域に比べて高不純物濃度の第３半導体領域を構
成する。

〔作　　用〕

上述した手段（１）によれば、前記ＬＤＤ構造のＭＩＳ
ＦＥＴの第１半導体領域のチャネル形成領域側の近傍（
ドレイン領域の近傍）でのキャリアの移動経路（トレイ
ン電流経路）を半導体基板の深さ方向に深くシ（ホット
キャリアの発生場所を深い位置に設定し）、ゲート電極
からの電界効果を低減できるので、前記第１半導体領域
の近傍で発生するホットキャリアのゲート絶縁膜中への
捕獲量を低減してしきい値電圧の変動量を低減でき、Ｌ
ＤＤ構造のＭＩＳＦＥＴの電気的特性を向上できる。ま
た、前記ＬＤＤ構造のＭＩＳＦＥＴの第１半導体領域と
第２半導体領域との間のキャリアの移動経路に、前記第
１半導体領域の不純物濃度の最大値以外の不純物濃度で
律則（支配）される中濃度の領域が構成されるので（キ
ャリアの移動経路に低濃度−中濃度−高濃度の３段階の
領域が構成されるので）、キャリアの移動経路での不純
物濃度勾配を緩和し、ホットキャリアの発生量を低減で
きる。この結果、ＬＤＤ構造のＭＩＳＦＥＴは、しきい
値電圧の変動を低減できるので、電気的特性をより向上
できる。

上述した手段（２）によれば、前記第１半導体領域とそ
れに接続される配線との間の不純物濃度を前記第３半導
体領域で補い、第１半導体領域、配線の夫々の間の抵抗
値及び配線の接続に伴う抵抗値を低減できるので、信号
伝達速度を速め、半導体集積回路装置の動作速度の高速
化を図れる。

以下、本発明の構成について、ＬＤＤ構造を採用するｎ
チャネルＭＩＳＦＥＴを搭載する半導体集積回路装置に
本発明を適用した一実施例とともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例である半導体集積回路装置に搭載され
たＬＤＤ構造を採用するＭＩＳＦＥＴの構成を第１図（
要部断面図）で示す。

第１図に示すように、半導体集積回路装置は単結晶珪素
からなるｐ−型半導体基板１で構成される。

このｐ−型半導体基板（又はＰ−型ウェル領域）の非活
性領域で周囲を規定された領域内の活性領域の主面にＬ
ＤＤ構造を採用するＭＩＳＦＥＴが構成される。

前記ｐ−型半導体基板１の非活性領域の主面上には素子
分離絶縁膜（フィールド絶縁膜）２が構成される。この
素子分離絶縁膜２は周知の選択酸化法で形成された酸化
珪素膜で形成される。素子分離絶縁膜２下において、ｐ
−型半導体基板１の非活性領域の主面部には図示しない
ｐ型チャネルストッパ領域が構成される。前記素子分離
絶縁膜２及び、型チャネルストッパ領域はＬＤＤ構造を
採用するＭＩＳＦＥＴ等の半導体素子間を電気的に分離
する素子分離構造を構成する。

前記ＬＤＤ構造を採用するＭＩＳＦＥＴは、Ｐ型半導体
基板（チャネル形成領域）１、ゲート絶縁膜３、ゲート
電極４．ソース領域及びドレイン領域で構成される。

ゲート電極４は、この構造に限定さｔないが、本実施例
では多結晶珪素膜上に高融点金属珪化膜を積層した積層
膜（ポリサイド膜）で構成される。

多結晶珪素膜は抵抗値を低減するｎ型不純物例えばＰが
導入される。高融点金属珪化膜は例えばタングステンシ
リサイド（ＷＳｉ２）膜を使用する。

ソース領域、ドレイン領域の夫々は、低不純物濃度のｎ
型半導体領域（ＬＤＤ部）６、高不純物濃度のｎ°型半
導体領域８及び高不純物濃度のｎ゛型半導体領域９で構
成される。低不純物濃度のｎ型半導体領域６は、高不純
物濃度のｎ゛型半導体領域８とチャネル形成領域との間
に構成され、高不純物濃度のｎ゛型半導体領域８と一体
に構成される（電気的に接続される）。低不純物濃度の
ｎ型半導体領域６はゲート電極４で規定された活性領域
の主面部にこのゲート電極４に対して自己整合で形成さ
れる。高不純物濃度のｎ゛型半導体領域８はゲート電極
４の側壁に形成されたサイドウオールスペーサ１０で規
定された活性領域の主面部にこのサイドウオールスペー
サ１０に対して自己整合で形成される。サイドウオール
スペーサ１０は、例えば酸化珪素膜で形成され、ゲート
電極４の側壁にこのゲート電極４に対して自己整合で形
成される。高不純物濃度のｎ°型半導体領域９は、後述
する配線１３と接続される領域において、高不純物濃度
のｎ°型半導体領域８と一体に構成される（電気的に接
続される）。

このソース領域、ドレイン領域の夫々を形成するｎ型半
導体領域６．８．９の夫々の不純物濃度の分布（プロフ
ァイル）を第２図（不純物濃度分布図）で示す。第２図
に示す横軸は製造プロセス中において導入された不純物
濃度［ａｔｏｍｓ／ｃｎ］を示し、縦軸はＰ−型半導体
基板１の表面からの深さ［μｍ］を示す。

低不純物濃度のｎ型半導体領域６は、ホットキャリアの
発生量を低減し、かつ短チヤネル効果を低減する目的で
形成される。低不純物濃度のｎ型半導体領域６は例えば
１０１３［ａｔｏｍｓ／ａ＃コ程度の低不純物濃度のＰ
を約６０［ＫｅＶ］のエネルギのイオン打込み法で導入
して形成される。Ｐは、ｎ型不純物としては拡散速度が
速く、不純物濃度分布がブロードになるので、チャネル
形成領域とのｐｎ接合部での不純物濃度勾配を緩和でき
る。つまり、低不純物濃度のｎ型半導体領域６は、ｎ型
不純物としてＰを使用することにより、ホットキャリア
の発生量をより低減できる。前述の条件下により形成さ
れる低不純物濃度のｎ型半導体領域６は、アニール後、
１０１７〜１０”［ａｔｏｍｓ／ａＪ］程度の不純物濃
度になり、　０．０２［μｍ］程度の深さに最大ピーク
値が設定される。また、ｎ型半導体領域６の接合深さ（
ｐ−型半導体基板１の表面からそのｐｎ接合面までの深
さ方向の寸法：　ｘ、ｊ）が０．０７〜０．０９［μｍ
コ程度で形成される。

前記ｐ−型半導体基板１の不純物濃度は１０１４〜１０
”［ａｔｏｍｓ／ａ＃］程度で形成される。

高不純物濃度のｎ゛型半導体領域８は、主に、低不純物
濃度のｎ型半導体領域６から高不純物濃度のｎ°型半導
体領域９までの間のキャリアの移動経路（電流経路）と
して使用される。この高不純物濃度のｎ゛型半導体領域
８は、ｐ−型半導体基板１の表面から深い位置に不純物
濃度の最大ピーク値を設定する目的で、通常のエネルギ
に比べて高いエネルギを使用するイオン打込み法で形成
される。不純物濃度の最大ピークとしては、前記低不純
物濃度のｎ型半導体領域６の接合深さと実質的に同一位
置又はそれに比べて深い位置に設定する。具体的に、高
不純物濃度のｎ゛型半導体領域８は例えば１０１５〜１
０　”［ａｔｏｍｓ／ａｉコ程度の高不純物濃度のＰ（
又はＡｓ）を約１００＝１４０［ＫｅＶコの高エネルギ
のイオン打込み法で導入して形成される。

この条件下により形成される高不純物濃度のｎ・型半導
体領域８は、Ｐの場合において、アニール後。

１０　”　［ａｔｏｍｓ／ａｌ？コ程度の不純物濃度に
なり、０゜１８［μｍ３程度の深さに最大ピーク値が設
定される。また、高不純物濃度のｎ゛゛半導体領域８は
、Ａｓの場合において、アニール後、１０２１［ａｔｏ
ｍｓ／ｃｉ］程度の不純物濃度になり、　０．０９［μ
ｍ］程度の深さに最大ピーク値が設定される。

前記高不純物濃度のｎ゛゛半導体領域８の最大ピーク値
が低不純物濃度のｎ型半導体領域６の接合深さと実質的
に同−又はそれに比べて深く形成されると、第１図及び
第２図に示すように、キャリアの移動経路（ドレイン電
流経路）ｅがトレイン領域近傍の表面から深い位置に設
定される。つまり、高不純物濃度のｎｏ−型半導体領域
８の最大ピーク値を有する領域は抵抗値が最っとも低い
のでキャリア（電子）の移動経路ｅとなり、最大ピーク
値が深い位置に設定されるので、これに伴いキャリアの
移動経路ｅも深い位置に設定される。

また、高不純物濃度のｎ゛゛半導体領域８の最大ピーク
値を低不純物濃度のｎ型半導体領域６の接合深さと実質
的に同−又はそれに比べて深く形成したことで、低不純
物濃度のｎ型半導体領域６と高不純物濃度のｎ゛゛半導
体領域８との間のキャリアの移動経路ｅに中間の不純物
濃度を有するｎ型半導体領域７が構成される。つまり、
キャリアの移動経路ｅにおいて、低不純物濃度（６）、
中不純物濃度（７）、高不純物濃度（８）の夫々の３段
階の不純物濃度を有するドレイン領域が構成される。

このドレイン領域は、キャリアの移動経路ｅにおいて、
チャネル形成領域とのｐｎ接合部での不純物濃度勾配を
緩和できる。

高不純物濃度のｎ゛゛半導体領域９は、高不純物濃度の
ｎ°型半導体領域８の最大ピーク値を深い位置に設定す
ると表面側での不純物濃度が低下するので、これを補う
目的で構成される。つまり、高不純物濃度の０゛型型半
体領域９は高不純物濃度のｎ゛゛半導体領域８とそれに
接続される後述する配線（１３）との間の抵抗値及び配
線の接触抵抗値を低減する目的で構成される。高不純物
濃度のｎ゛゛半導体領域９は例えば１０”’　〜１０　
”　［ａｔｏｍｓ／ｃｎコ程度の高不純物濃度のＰを約
８０［ＫｅＶ］のエネルギのイオン打込み法で導入して
形成される。Ｐは、拡散速度が速いので、高不純物濃度
のｎ°型半導体領域８との接続を確実に行える。高不純
物濃度のｎ°型半導体領域９は、アニール後、１０　”
　［ａｔｏｍｓ／ｃｄ］程度の不純物濃度になり、ｏｂ
ｏ６〜０．０８［μｍ］程度の深さに最大ピーク値が設
定される。

前記ＬＤＤ構造を採用するＭＩＳＦＥＴの高不純物濃度
のｎ゛゛半導体領域８には高不純物濃度のｎ゛゛半導体
領域９を介在して配線１３が接続される。

配線１３は例えばアルミニウム合金膜で形成される。

配線１３は、半導体素子上に形成された層間絶縁膜１１
上に形成され、この眉間１ｍ膜１１に形成された接続孔
１２を通して高不純物濃度のｎ゛゛半導体領域８に接続
される。

次に、前記ＬＤＤ構造を採用するＭＩＳＦＥＴの具体的
な形成方法について、第３図乃至第５図（各製造工程毎
に示す要部断面図）を用いて簡単に説明する。

まず、単結晶珪素からなるＰ”型半導体基板１を用意し
、このｐ−型半導体基板１の非活性領域に素子分ｍｉ縁
膜２及び図示しないｐ型チャネルストッパ領域を形成す
る。

次に、前記ｐ−型半導体基板ｌの活性領域の主面上にゲ
ート絶縁膜３、ゲート電極４、絶縁膜５の夫々を順次積
層して形成する。ゲート絶縁膜３は、例えば熱酸化法で
形成された酸化珪素膜で形成し、２０〜３０［ｎｍ］程
度の膜厚で形成する。ゲート電極４は多結晶珪素膜、Ｗ
Ｓｉ２膜の夫々を順次積層した積層膜で形成される。多
結晶珪素膜は、例えばＣＶＤ法で堆積され、２００〜３
００［ｎｍ］程度の膜厚で形成される。ＷＳｉ２膜は、
例えばスパッタ法又はＣＶＤ法で堆積され、２００〜４
００　［ｎ　〜１程度の膜厚で形成される。

次に、第３図に示すように、ｐ−型半導体基板１の活性
領域の主面部にｎ型不純物を導入し、低不鈍物濃度のｎ
型半導体領域６を形成する。なお、導入されたｎ型不純
物の引き伸し拡散は大半のｎ型不純物が導入された後に
一括で行ってもよい。

前記ｎ型不純物の導入は、前記ゲート電極４及び絶縁膜
５、又はそれらをパターンニングするフォトレジスト膜
を不純物導入マスクとして使用し、前述の条件下で行う
。

次に、前記ゲート電極４の側壁にサイドウオールスペー
サ１０を形成する。サイドウオールスペーサ１０は、例
えばＣＶＤ法で堆積された酸化珪素膜に、その堆積され
た膜厚に相当する分、ＲＩＥ等の異方性エツチングを施
して形成する。

次に、第４図に示すように、前記サイドウオールスペー
サ１０を不純物導入マスクとして使用し、Ｐ−型半導体
基板１の活性領域の主面部にｎ型不純物を導入し、高不
純物濃度のｎ゛型半導体領域８を形成する。高不純物濃
度のｎ°型半導体領域８は。

前述の条件下において、最大ピーク値を深い位置に設定
する。つまり、高不純物濃度のｎ°型半導体領域８は、
製造プロセスが増加するわけではなく。

ｎ型不純物の導入エネルギ量を増加するだけで簡単にそ
の最大ピーク値を深い位置に設定できる。

また、ｎ型不純物の導入エネルギが増加しても、ゲート
電極４が積層膜で合計の膜厚が厚いので、ｎ型不純物が
チャネル形成領域に導入されない。

特に、ゲート電極４の上層のＷＳｉ２膜は下層の多結晶
珪素膜に比べて不純物の透過率が低い性質を備えている
。

次に、前記ゲート電極４の上層を含む基板全面に眉間絶
縁膜１１を形成する。そして、ソース領域、トレイン領
域の夫々の形成領域において、前記層間絶縁膜１１を除
去し、接続孔１２を形成する。

次に、前記接続孔１２を通して、ｐ−型半導体基板１の
活性領域の主面部にｎ型不純物を導入し、第５図に示す
ように、高不純物濃度のｎ゛型半導体領域９を形成する
。高不純物濃度のｎ゛型半導体領域９は前述の条件下に
おいて形成する。通常、接続孔１１を形成した後に高不
純物濃度のｎ°型半導体領域９を形成する工程は、接続
孔１２の合せずれに基づく配線（１３）とＰ−型半導体
基板１との短絡を防止する目的で製造プロセス中に組込
まれる場合が多い。つまり、この組込まれた工程を利用
することで、製造工程数の増加がなく高不純物濃度のｎ
・型半導体領域９をＬＤＤ構造を採用するＭＩＳＦＥ、
Ｔのソース領域、ドレイン領域の夫々の一部とすること
ができる。

次に、前記接続孔１２を通して高不純物濃度のｎ゛型半
導体領域９に接続される配線１３を層間絶縁膜ｌｌ上に
形成する。

これら一連の製造プロセスを行うことにより、前述の第
１図に示すＬＤＤ＠造を採用するＭＩＳＦＥＴは完成す
る。

このように、高不純物濃度のｎ°型半導体領域８とチャ
ネル形成領域（１）との間に前記ゴ型半導体領域８と同
一導電型でそれに比べて低不純物濃度のｎ型半導体領域
（Ｌ　Ｄ　Ｄ部）６を構成する、ＬＤＤ構造を採用する
ＭＩＳＦＥＴを有する半導体集積回路装置において、前
記Ｌｔ）Ｄ構造を採用するＭＩＳＦＥＴのゴ型半導体領
域８の不純物濃度の最大値を、前記ｎ型半導体領域６の
接合深さと実質的に同一位置又はそれに比べて深い位置
に構成する。この構成により、前記ＬＤＤ構造を採用す
るＭＩＳＦＥＴのｎ°型半導体領域８のチャネル形成領
域側の近傍（ドレイン領域の近傍）でのキャリアの移動
経路（ドレイン電流経路）をｐ−型半導体基板１の深さ
方向に深くシ（ホットキャリアの発生場所を深い位置に
設定し）、ゲート電極４からの電界効果を低減できるの
で、前記ｎ°型半導体領域８の近傍で発生するホットキ
ャリアのゲート絶縁膜３中への捕獲量を低減してしきい
値電圧の変動量を低減でき、ＬＤＤ構造を採用するＭＩ
ＳＦＥＴの電気的特性を向上できる。また、前記ＬＤＤ
構造を採用するＭＩＳＦＥＴのｎ°型半導体領域８とｎ
型半導体領域６との間のキャリアの移動経路に、前記ゴ
型半導体領域８の不純物濃度の最大値以外の不純物濃度
で律則（支配）される中濃度の半導体領域７が構成され
るので（キャリアの移動経路に低濃度−中濃度−高濃度
の３段階の領域が構成されるので）、キャリアの移動経
路での不純物濃度勾配を緩和し、ホットキャリアの発生
量を低減できる。この結果、ＬＤＤ構造を採用するＭＩ
ＳＦＥＴは、しきい値電圧の変動を低減できるので、電
気的特性をより向上できる。

また、前ＥＬＤＤ構造を採用するＭＩＳＦＥＴのｎ・型
半導体領域８はその上層に延在する配線１３に電気的に
接続され、このｎ°型半導体領域８と配線１３との間に
前記ｎ°型半導体領域８、ｎ型半導体領域６の夫々と同
一導電型で前記ｎ型半導体領域６に比べて高不純物濃度
のｎ°型半導体領域９を構成する。この構成により、前
記ｎ°型半導体領域８とそれに接続される配線１３との
間の不純物濃度を前記ｎ゛型半導体領域９で補い、ｎ°
型半導体領域８、配、［１３の夫々の間の抵抗値及び配
線の接続に伴う抵抗値を低減できるので、信号伝達速度
を速め、半導体集積回路装置の動作速度の高速化を図れ
る。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、ＬＤＤ構造を採用するｎチャネルＭ
ＩＳＦＥＴ、ｐチャネルＭＩＳＦＥＴの夫々を有する相
補型ＭＩＳＦＥＴを備えた半導体集積回路装置に適用で
きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

ＬＤＤ構造を採用する半導体集積回路装置において、前
記ＬＤＤ構造を採用するＭＩＳＦＥＥＴの電気的特性の
劣化を防止できる。

また、前記半導体集積回路装置の動作速度の高速化を図
ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である半導体集積回路装置
に搭載されたＬＤＤ構造を採用するＭＩＳＦＥＴの構成
を示す要部断面図、 第２図は、前記ＬＤＤ構造を採用するＭＩＳＦＥＴのソ
ース領域、ドレイン領域の夫々の不純物濃度分布図、 第３図乃至第５図は、前記ＬＤＤ構造を採用するＭＩＳ
ＦＥＴの製造方法を説明するための各製造工程毎に示す
要部断面図である。 図中、１・・・半導体基板、３・・・ゲート絶縁膜、４
・・・ゲート電極、６，７，８．９・・・半導体領域、
１゜・・サイドウオールスペーサ、１２・・接続孔、１
３・・・配線である。

Claims (1)

1. 【特許請求の範囲】 １、高不純物濃度の第１半導体領域とチャネル形成領域
   との間に前記第１半導体領域と同一導電型でそれに比べ
   て低不純物濃度の第２半導体領域を構成する、ＬＤＤ構
   造のＭＩＳＦＥＴを有する半導体集積回路装置において
   、前記ＬＤＤ構造のＭＩＳＦＥＴの第１半導体領域の不
   純物濃度の最大値が、前記第２半導体領域の接合深さと
   実質的に同一位置又はそれに比べて深い位置に構成され
   たことを特徴とする半導体集積回路装置。 ２、前記ＬＤＤ構造のＭＩＳＦＥＴの第１半導体領域は
   その上層に延在する配線に電気的に接続され、この第１
   半導体領域と配線との間に前記第１半導体領域、第２半
   導体領域の夫々と同一導電型で前記第２半導体領域に比
   べて高不純物濃度の第３半導体領域を構成したことを特
   徴とする請求項１に記載の半導体集積回路装置。