JPH06342884A - Ｍｏｓ半導体装置及びその製造方法 - Google Patents

Ｍｏｓ半導体装置及びその製造方法

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JPH06342884A
JPH06342884A JP3263262A JP26326291A JPH06342884A JP H06342884 A JPH06342884 A JP H06342884A JP 3263262 A JP3263262 A JP 3263262A JP 26326291 A JP26326291 A JP 26326291A JP H06342884 A JPH06342884 A JP H06342884A
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mos
gate
transistor
sidewall spacer
mos transistor
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JP3263262A
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English (en)
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Kyeong-Tae Kim
キム・キョングテ
Do-Chan Choi
チェ・ドチャン
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Samsung Electronics Co Ltd
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Abstract

(57)【要約】 【目的】ＬＤＤ型ＮＭＯＳトランジスタとシングルドレ
イン型ＰＭＯＳトランジスタの性能最適化のためのＣＭ
ＯＳ半導体装置及びその製造方法の提供。 【構成】同一ウエハ上に形成された第１及び第２ＭＯＳ
トランジスタを具備した半導体装置に於て、第１ＭＯＳ
トランジスタのゲート電極と不純物領域は第１ゲート側
壁スペーサにてセルフアラインされ、第２ＭＯＳトラン
ジスタのゲート電極と不純物領域は第１ゲート側壁スペ
ーサとは異なる厚さを有する第２ゲート側壁スペーサに
てセルフアラインされることを特徴とする。またこのよ
うなＭＯＳ半導体装置の製造方法を提供する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ半導体装置及び
その製造方法に関し、特にＬＤＤ型ＮＭＯＳトランジス
タとシングルドレイン型ＰＭＯＳトランジスタとの最適
化のためのＣＭＯＳ半導体装置及びその製造方法に関す
るものである。
【０００２】
【従来の技術】ＭＯＳデバイスの高速化及び高集積化に
伴い、デバイスの微細化が急速に進みつつある。一方、
電源電圧が一定なのでデバイス内部の電界強度は増大さ
れる傾向にあるが、このような強電界はデバイス特性に
悪影響を与え、各種の問題点を生ずる。例えば、微細化
によるスレショルド電圧の低下、パンチスルー、ホット
キャリア効果等は、デバイスの特性を悪化させる要因と
なる。ここでホットキャリア（hotcarrier）効果とは、
ＭＯＳデバイスのドレイン付近の空乏層（depletion ）
中に加えられる高電界によってチャネル中のキャリアが
加速されて大エネルギを有することになり、このエネル
ギがシリコンとゲート酸化膜とのエネルギギャップを超
えるとホットキャリアになってゲート酸化膜内に注入さ
れる現象を言う。
【０００３】また加速化されたキャリアは、インパクト
イオン化によって新たな電子・正孔対を生成させ、この
生成された電子はなだれ（avalanche ）ホットキャリア
になってゲート酸化膜内に注入される。このようにして
注入されたホットキャリアは、酸化膜中にトラップされ
てシリコンと酸化膜との境界面に準位を生じさせ、スレ
ショルド電圧を変化させたり相互コンダクタンスを低下
させたりする。
【０００４】一方、生成された正孔は基板電流を形成し
て基板電位を上昇させる。そして基板電位の上昇は、寄
生バイポーラトランジスタのブレークダウンを起こして
ドレイン耐圧を低下させる。このようなホットキャリア
効果は、電子が正孔よりもインパクトイオン化を生じ易
く、シリコンとゲート酸化膜との間の障壁高さが低くて
酸化膜中に投入され易いＰＭＯＳトランジスタよりもＮ
ＭＯＳトランジスタに於いて最も大きい問題になる。
【０００５】従って、最近のＮＭＯＳトランジスタに於
いては、前述したホットキャリア現象を緩和させるた
め、主としてＬＤＤ（Lightly Doped Drain ）型ＮＭＯ
Ｓトランジスタの構造が用いられている。このＬＤＤ型
ＮＭＯＳトランジスタは、ドレインとチャネルとの間に
低濃度のドレイン領域を形成することによって電界をダ
ウンさせ、ホットキャリア効果を低下させる。しかしな
がら低濃度のドレイン領域は、不純物濃度が低濃度なた
め、この領域の抵抗が寄生抵抗として働いてドライブ電
流を減少させる。従って、低濃度のドレイン領域濃度
は、そのプロファイルの制御性が良好であり、かつ可及
的高濃度に設定する必要がある。
【０００６】ところで最近は、ＲＩＥ（Reaction Ion E
tching）によってＳｉＯ2 のような絶縁膜を自己整合的
にゲート側壁に形成する方法が用いられているが、低濃
度のドレイン領域濃度を高めれば基板電流が増加してホ
ットキャリア効果も激しくなり、この濃度を低めれば寄
生抵抗の影響によってドライブ電流が低下してしまうの
で、両方を考慮して濃度を選択しなければならない。
【０００７】従って、ＣＭＯＳデバイスに於いては、Ｎ
ＭＯＳトランジスタはホットキャリア効果を考慮してＬ
ＤＤ構造にし、ＰＭＯＳトランジスタはシングルドレイ
ンにする。この時、ＣＭＯＳ製造工程を単純にするため
に通常はＮＭＯＳトランジスタ及びＰＭＯＳトランジス
タのゲート側壁スペーサを互いに等しい厚さで形成して
いる。また、ＮＭＯＳトランジスタのｎ+ ソース及びド
レイン領域は、拡散速度が遅いために浅い接合を形成す
ることができることから、一般に砒素（Ａｓ）をイオン
注入して形成している。さらに、ＰＭＯＳトランジスタ
のｐ+ ソース及びドレイン領域は、一般に硼素（Ｂ）を
イオン注入して形成している。従って、砒素（Ａｓ）に
比べて硼素（Ｂ）の拡散速度が速くて飛程が大きいの
で、ｎ+ ソース及びドレイン領域の接合深さ及び側面拡
散の方がより大きい。
【０００８】ところで、ＣＭＯＳデバイスに於いては、
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲー
ト電極幅及びゲート側壁スペーサの厚さを同一にする場
合、ＰＭＯＳトランジスタの有効チャネル長さよりも遥
かに短くなるため、ＰＭＯＳトランジスタに於いてはシ
ョットチャネル効果が生ずることになる。従って、高集
積化及び高速化の傾向に伴ってＮＭＯＳトランジスタの
ゲート幅及びゲート側壁スペーサの厚さが更に縮小され
るように要求されることに比べ、ＰＭＯＳトランジスタ
のゲート幅は、ＮＭＯＳトランジスタのゲート幅ほどに
縮小させるのに於いて制限的である。
【０００９】
【発明が解決しようとする課題】本発明は、上述した従
来技術の問題点を解消するために案出されたものであ
り、その主な目的は、第１ＭＯＳトランジスタと第２Ｍ
ＯＳトランジスタとのゲート側壁スペーサの厚さが互い
に異なるＭＯＳ半導体装置を提供することにある。
【００１０】また本発明の他の目的は、ＭＯＳ半導体装
置の製造に最適の製造方法を提供することである。
【００１１】
【課題を解決するための手段】このような目的は、本発
明によれば、同一ウエハ上に形成された第１及び第２Ｍ
ＯＳトランジスタを備えたＭＯＳ半導体装置に於いて、
第１ＭＯＳトランジスタのゲート電極と不純物領域とが
第１ゲート側壁スペーサにてセルフアラインされ、第２
ＭＯＳトランジスタのゲート電極と不純物領域とが第１
ゲート側壁スペーサとは異なる厚さの第２ゲート側壁ス
ペーサにてセルフアラインされることを特徴とするるＭ
ＯＳ半導体装置を提供することによって達成される。
【００１２】また上述した他の目的は、厚さ寸法が互い
に異なるゲート側壁スペーサを有する第１及び第２ＭＯ
Ｓトランジスタを具備したＭＯＳ半導体装置の製造方法
に於いて、第１及び第２ＭＯＳトランジスタの各ゲート
電極を半導体基板上に同時に形成する工程と、ゲート電
極形成後に各ゲート電極の側壁に所定厚さを有する第１
ゲート側壁スペーサを形成する工程と、第１ゲート側壁
スペーサにてセルフアラインされるように第１ＭＯＳト
ランジスタの不純物領域を半導体基板の表面近傍に選択
的に形成する工程と、第１ＭＯＳトランジスタの不純物
領域を形成した後に第２ＭＯＳトランジスタの第１ゲー
ト側壁スペーサ上にのみ第１ゲート側壁スペーサよりも
厚い第２ゲート側壁スペーサを形成する工程と、第２ゲ
ート側壁スペーサの形成後に第２ゲート側壁スペーサに
てセルフアラインされるように第２ＭＯＳトランジスタ
の不純物領域を半導体基板の表面近傍に選択的に形成す
る工程とを備えることを特徴とするＭＯＳ半導体装置の
製造方法を提供することによって達成される。
【００１３】
【作用】本発明によれば、同一ウエハ上にＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタを連続的な工程によ
って同時に形成する時、ｎ+ 不純物領域とｐ+ 不純物領
域の水平拡散距離（接合深さ）が互いに異なるために２
つのトランジスタ間の性能最適化が困難になることを克
服するために、各トランジスタのゲート側壁スペーサの
厚さを互いに異なるように形成することによって２つの
トランジスタ間の性能最適化を達成し得る。
【００１４】
【実施例】以下に添付の図面を参照して本発明を詳細に
説明する。
【００１５】従来のＣＭＯＳ半導体装置は、図１に示し
たように、シリコン基板１内にｐ型ウェル領域２とｎ型
ウェル領域３とを形成しており、ｐ型ウェル領域２には
ＮＭＯＳトランジスタを形成し、ｎ型ウェル領域３には
ＰＭＯＳトランジスタを形成している。
【００１６】ＮＭＯＳトランジスタは、ｐ型ウェル領域
２のフィールド酸化膜４に限定されたアクティブ領域の
半導体基板上の中央にゲート酸化膜５を介してゲート電
極６を形成し、かつゲート電極６にてセルフアラインさ
れたｎ- 型不純物領域７をアクティブ領域の半導体基板
内の表面近傍に形成してなっている。
【００１７】ｎ型不純物領域は、ゲート電極６にてセル
フアラインされるｎ- 型不純物領域７と、ゲート電極６
の側壁スペーサ８ａにてセルフアラインされるｎ+ 型不
純物領域９とからなるＬＤＤ構造を有している。
【００１８】ＰＭＯＳトランジスタは、ｎ型ウェル領域
３のフィールド酸化膜４に限定されるアクティブ領域の
半導体基板上の中央にゲート酸化膜５を介してゲート電
極６を形成し、かつゲート電極６の側壁スペーサ８ａに
てセルフアラインされるｐ+型不純物領域１０をアクテ
ィブ領域の半導体基板内の表面近傍に形成してなってい
る。
【００１９】ｐ型ウェル領域２のフィールド酸化膜４に
限定されるウェルコンタクト領域の半導体基板内の表面
近傍には、ｐ+ 型不純物領域１０が形成され、かつｎ型
ウェル領域３のフィールド酸化膜４に限定されるウェル
コンタクト領域の半導体基板内の表面近傍には、ｎ+ 型
不純物領域９が形成されている。
【００２０】ＮＭＯＳトランジスタ及びＰＭＯＳトラン
ジスタのゲート側壁スペーサ８ａは、ゲート電極６の形
成後に熱酸化膜をウェハ全面に堆積し、この堆積された
熱酸化膜を異方性蝕刻してゲート電極６の側壁にのみ熱
酸化膜を残すことによって形成される。従って、各ゲー
ト側壁スペーサ８ａは、互いに同一の厚さt1に形成され
る。
【００２１】ゲート側壁スペーサ８ａは、ＬＤＤ構造の
ＮＭＯＳトランジスタに於いては、ｎ- 型不純物領域７
の長さを最小化するために薄く形成される。ところで、
ＰＭＯＳトランジスタのゲート側壁スペーサ８ａの厚さ
も、ＬＤＤ構造のＮＭＯＳトランジスタのゲート側壁ス
ペーサ８ａの厚さと同一になる。
【００２２】ＰＭＯＳトランジスタのｐ+ 型不純物領域
１０は、ゲート側壁スペーサ８ａの形成後にＢＦ2 イオ
ンのようなｐ+ 不純物を４０keV とドス量５×１０15／
cm2とで注入した後、９００℃で６０分間熱処理して注
入された不純物を活性化することにより、ゲート側壁ス
ペーサ８ａにてセルフアラインされて形成される。しか
しながら、硼素（Ｂ+ ）またはＢＦ2 イオンをｐ+ 不純
物として通常用いるが、硼素（Ｂ+ ）の拡散速度はｎ+
不純物として用いられる砒素（Ａｓ）よりも高いので、
ｐ+ 型不純物領域１０の接合深さ（４０００Å）及び側
壁拡散（３０００Å）が、ｎ+ 型不純物領域９の接合深
さ（１５００Å）及び側壁拡散よりも大きい。従って、
ｐ+ 型不純物領域１０がゲート電極６の下の半導体基板
内に拡張されるので、トランジスタの有効チャネル長さ
ＬＥＦＦが短くなり、ＰＭＯＳトランジスタはショット
チャネル効果によって素子特性が劣化する。例えば、ゲ
ート側壁スペーサ８ａの厚さを１０００Å程度にすれ
ば、ＰＭＯＳトランジスタの有効チャネル長さＬＥＦＦ
が実際長さＬよりも４０００Å程度小さくなる。即ち、
ゲート側壁スペーサ８ａの厚さを２０００Å程度にした
場合に比して２０００Å程度更に縮められて短チャネル
効果が遥かに激しく現れる。
【００２３】このような点を考慮してＰＭＯＳトランジ
スタのゲート側壁スペーサの厚さを２０００Å程度厚く
すると、ＮＭＯＳトランジスタのゲート側壁スペーサも
厚くなるためにｎ- 型不純物領域７の長さがより長くな
り、ＮＭＯＳトランジスタの性能が劣化される。
【００２４】このように、従来のＣＭＯＳ半導体装置
は、ＮＭＯＳトランジスタやＰＭＯＳトランジスタのゲ
ート側壁スペーサの厚さが同一であるが、ｎ型及びｐ型
不純物の拡散速度の差異により、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとの相互素子特性を最適化する
ことが困難であった。この困難さは、ＣＭＯＳ半導体側
壁の集積度が増大するほど更に深刻に現れる。
【００２５】図２は、本発明によるＣＭＯＳ半導体装置
の模式的な断面図である。尚、図２には、上述した図１
と同一部分に対しては同一符号を付し、その詳細な説明
は省略する。さて、図２を図１と比較すると、ＰＭＯＳ
トランジスタのゲート側壁スペーサ８ｂの厚さｔ2 が、
ＮＭＯＳトランジスタのゲート側壁スペーサ８ａの厚さ
ｔ1 よりも厚く形成された点が異なることが分る。即
ち、本発明に於いては、砒素（Ａｓ）のようなｎ型不純
物の拡散速度と硼素（Ｂ）のようなｐ型不純物の拡散速
度が互いに異なるので、ｎ型不純物領域の接合深さ及び
ｐ型不純物領域の接合深さに対応してＮＭＯＳトランジ
スタのゲート側壁スペーサの厚さとＰＭＯＳトランジス
タのゲート側壁スペーサの厚さとを互いに異なるように
することにより、単一ウェハ上に形成されるＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタの性能を最適化し
得る。
【００２６】次に本発明によるＣＭＯＳ半導体装置の好
適な製造方法の一実施例を図３から図９を参照して説明
する。
【００２７】図３に示すように、通常のツインウェル製
造工程により、深さが２〜７μm 程度であり、最大不純
物濃度が１×１０16／cm3 〜１×１０17／cm3 程度にな
るように、ｐ型ウェル領域２とｎ型ウェル領域３とをシ
リコン基板１内に形成する。次いで、アクティブ領域と
ｐ型ウェル領域２とｎ型ウェル領域３とのコンタクト領
域を限定するために通常のＬＯＣＯＳ工程によってフィ
ールド酸化膜４をシリコン基板上に形成する。その後、
シリコン基板上に熱酸化法によって５０〜２００Å程度
の薄膜の酸化膜５を形成し、この酸化膜５上に不純物ド
ープされた多結晶シリコンを堆積する。そして通常の写
真蝕刻にて多結晶シリコン及び酸化膜をパターニングす
ることにより、アクティブ領域のシリコン基板上にゲー
ト酸化膜５及びゲート電極６を形成する。ここで、ゲー
ト電極６は、高融点金属ポリサイド形状に製造可能であ
る。また、ｎ型ウェルまたはｐ型ウェルは、ｎ型または
ｐ型にドーピングされたシリコン基板がそのまま用いら
れ、トランジスタのスレショルド電圧を調整するための
不純物注入をゲート酸化膜５を形成する以前または以後
に実施できる。
【００２８】次に図４に示すように、ゲート電極６が形
成されたシリコン基板上にフォトレジスト１１を塗布
し、ｐ型ウェル領域のアクティフ領域に対応するように
フォトレジスト１１に開口１２を形成する。この開口１
２を通じて燐（Ｐ）または砒素（Ａｓ）のようなｎ型不
純物をｐ型ウェル領域２のシリコン基板内に１×１０13
／cm2 〜１×１０14／cm2 程度のドス量及び３０keV 〜
６０keV のエネルギでイオン注入し、かつ注入された不
純物イオンを活性化させてゲート電極６にてセルフアラ
インされたｎ- 型不純物領域７をシリコン基板１の表面
近傍に形成する。
【００２９】次に図５に示すように、フォトレジスト１
１を除去することにより、ｎ- 型不純物領域７が形成さ
れたシリコン基板上にＣＶＤ酸化膜または高温酸化膜の
ような絶縁膜８を約５００Å〜２０００Å程度の均一な
厚さで形成した後、異方性蝕刻によって絶縁膜８を蝕刻
してゲート電極６の側壁に所定厚さのゲート側壁スペー
サ８ａを形成する。
【００３０】次に図６に示すように、ゲート側壁スペー
サ８ａが形成されたシリコン基板上にフォトレジスト１
３を塗布し、ｐ型ウェル領域のアクティブ領域とｎ型ウ
ェル領域のウェルコンタクト領域とに対応するようにフ
ォトレジスト１３に開口１４を形成する。この開口１４
を通じて砒素（Ａｓ）または燐（Ｐ）のようなｎ型不純
物を１×１０15／cm2 〜１×１０16／cm2 程度のドス量
及び１０keV 〜５０keV のエネルギでイオン注入し、か
つ注入された不純物イオンを活性化させ、ｎ+型不純物
領域９をシリコン基板１の表面近傍に形成する。
【００３１】次に図７に示すように、ｎ+ 型不純物領域
９が形成されたシリコン基板上に高温酸化膜のような絶
縁膜１５を約５００Å〜２０００Å程度の均一な厚さで
堆積する。次いで絶縁膜１５上にフォトレジスト１６を
塗布し、ｎ型ウェル領域のアクティブ領域とｐ型ウェル
領域のウェルコンタクト領域に対応してフォトレジスト
１６に開口１７を形成した後、異方性蝕刻によって絶縁
膜１５を蝕刻し、ｎ型ウェル領域上の第１ゲート側壁ス
ペーサ８ａ上に第２ゲート側壁スペーサ１５ａを形成す
る。次いで、開口１７を通じて硼素またはＢＦ2 のよう
なｐ+ 型不純物を１×１０15／cm2 〜１×１０16／cm2
程度のドス量及び１０keV 〜５０keV のエネルギでイオ
ン注入し、注入された不純物イオンを活性化させてｐ+
型不純物領域１０をシリコン基板１の表面近傍に形成す
る。
【００３２】その後、フォトレジスト１６を除去すれ
ば、図９に示したように、ｐ型ウェル領域２には第１ゲ
ート側壁スペーサ８ａを有するＮＭＯＳトランジスタが
形成され、ｎ型ウェル領域３には第１及び第２ゲート側
壁スペーサ８ａ・１５ａからなる側壁スペーサ８ｂを有
するＰＭＯＳトランジスタが形成される。
【００３３】図１０から図１３を参照して本発明による
ＣＭＯＳ半導体装置の好適な製造方法の他の実施例を説
明する。尚、本実施例に於いては、上述の一実施例の図
３及び図４に示した工程までは同一であるので、その詳
細説明は省略する。
【００３４】図１０に示したように、フォトレジスト１
３を塗布した上で開口１４を形成する。この開口１４を
通じて絶縁膜８を異方性蝕刻し、ｐ型ウェル領域上のゲ
ート電極６の側壁にのみ第１ゲート側壁スペーサ８ａを
形成する。そして第１ゲート側壁スペーサ８ａの形成
後、開口１４を通じてｎ+ 型不純物をイオン注入し、注
入された不純物を活性化させてｎ+ 型不純物領域９を形
成する。
【００３５】次に図１１に示したように、フォトレジス
ト１３を除去して第２絶縁膜１５を堆積する。
【００３６】次に図１２に示したように、第２絶縁膜１
５上にフォトレジスト１６を塗布した上で開口１７を形
成する。次いで開口１７を通じて第２絶縁膜１５及び第
１絶縁膜８を異方性蝕刻すると、第１ゲート側壁スペー
サ８ａよりも厚い第２ゲート側壁スペーサ８ｂがｎ型ウ
ェル領域３上のゲート電極６の側壁に形成される。そし
てｐ+ 型不純物をイオン注入し、かつ注入された不純物
を活性化させることにより、ｐ+ 型不純物領域１０が形
成される。次いで、第２ゲート側壁スペーサ形成後にフ
ォトレジスト１６を除去することにより、図１３に示し
たゲート側壁スペーサの厚さが互いに異なるＣＭＯＳ半
導体装置が得られる。
【００３７】
【発明の効果】以上述べたように、本発明によるＣＭＯ
Ｓ半導体装置及びその製造方法は、同一ウエハ上にＮＭ
ＯＳトランジスタ及びＰＭＯＳトランジスタを連続的な
工程にて同時に形成する際に、ｎ+ 不純物領域とｐ+ 不
純物領域との水平拡散距離（接合深さ）が互いに異なる
ために２つのトランジスタ間の性能最適化が困難になる
ことを克服するために、各トランジスタのゲート側壁ス
ペーサをその厚さが互いに異なるように形成することに
より、２つのトランジスタ間性能の最適化を達成するこ
とができる。尚、上記実施例は、ＮＭＯＳトランジスタ
及びＰＭＯＳトランジスタを具備したＣＭＯＳ装置につ
いて説明しているが、本発明は必ずしもＣＭＯＳ装置に
のみ限定されるものではなく、例えば、ＮＭＯＳトラン
ジスタまたはＰＭＯＳトランジスタの間に於いてもゲー
ト電極と不純物領域とのオーバラップまたアンダラップ
される長さを調整する時にゲート側壁スペーサの厚さを
互いに異ならせる場合にも適用可能である。
【図面の簡単な説明】
【図１】従来のＬＤＤ型ＣＭＯＳ半導体装置の構造説明
図である。
【図２】本発明によるＬＤＤ型ＣＭＯＳ半導体装置の構
造説明図である。
【図３】本発明によるＬＤＤ型ＣＭＯＳ半導体装置の製
造方法の一実施例の工程順序の説明図である。
【図４】同じく工程順序の説明図である。
【図５】同じく工程順序の説明図である。
【図６】同じく工程順序の説明図である。
【図７】同じく工程順序の説明図である。
【図８】同じく工程順序の説明図である。
【図９】同じく工程順序の説明図である。
【図１０】本発明によるＬＤＤ型ＣＭＯＳ半導体装置の
製造方法の他の実施例を示した工程順序の説明図であ
る。
【図１１】同じく工程順序の説明図である。
【図１２】同じく工程順序の説明図である。
【図１３】同じく工程順序の説明図である。
【符号の説明】
１ シリコン基板 ２ ｐ型ウェル領域 ３ ｎ型ウェル領域 ４ フィールド酸化膜 ５ ゲート酸化膜 ６ ゲート電極 ７ ｎ- 型不純物領域 ８ 絶縁膜 ８ａ・８ｂ 側壁スペーサ ９ ｎ+ 型不純物領域 １０ ｐ+ 型不純物領域 １１ フォトレジスト １２ 開口 １３ フォトレジスト １４ 開口 １５ 絶縁膜 １５ａ 第２ゲート側壁スペーサ １６ フォトレジスト １７ 開口

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】同一ウエハ上に形成された第１及び第２Ｍ
    ＯＳトランジスタを備えたＭＯＳ半導体装置に於いて、 前記第１ＭＯＳトランジスタのゲート電極及び不純物領
    域が第１ゲート側壁スペーサにてセルフアラインされ、 前記第２ＭＯＳトランジスタのゲート電極及び不純物領
    域が前記第１ゲート側壁スペーサとは異なる厚さを有す
    る第２ゲート側壁スペーサにてセルフアラインされるこ
    とを特徴とするＭＯＳ半導体装置。
  2. 【請求項２】前記第１ＭＯＳトランジスタがＮＭＯＳト
    ランジスタであり、前記第２ＭＯＳトランジスタがＰＭ
    ＯＳトランジスタであることを特徴とする請求項１に記
    載のＭＯＳ半導体装置。
  3. 【請求項３】前記第２ゲート側壁スペーサの厚さ寸法
    が、前記第１ゲート側壁スペーサの厚さ寸法に比してよ
    り大きいことを特徴とする請求項２に記載のＭＯＳ半導
    体装置。
  4. 【請求項４】前記厚さ寸法の程度が、ｐ型不純物とｎ型
    不純物との拡散距離の差に対応していることを特徴とす
    る請求項３に記載のＭＯＳ半導体装置。
  5. 【請求項５】前記第１ゲート側壁スペーサの厚さ寸法が
    約１０００Åであり、前記第２ゲート側壁スペーサの厚
    さ寸法が約２０００Åであることを特徴とする請求項３
    に記載のＭＯＳ半導体装置。
  6. 【請求項６】前記第１ＭＯＳトランジスタが前記ゲート
    電極にてセルフアラインされ、かつ前記第１ゲート側壁
    スペーサにてセルフアラインされた不純物領域の不純物
    濃度よりも低い不純物領域を更に備えることを特徴とす
    る請求項２に記載のＭＯＳ半導体装置。
  7. 【請求項７】厚さ寸法が互いに異なるゲート側壁スペー
    サを有する第１及び第２ＭＯＳトランジスタを具備した
    ＭＯＳ半導体装置の製造方法に於いて、 前記第１及び第２ＭＯＳトランジスタの各ゲート電極を
    半導体基板上に同時に形成する工程と、 前記ゲート電極形成後に所定厚さの第１ゲート側壁スペ
    ーサを各ゲート電極の側壁に形成する工程と、 前記第１ゲート側壁スペーサにてセルフアラインされる
    ように前記第１ＭＯＳトランジスタの不純物領域を前記
    半導体基板の表面近傍に選択的に形成する工程と、 前記第１ＭＯＳトランジスタの不純物領域を形成した後
    に前記第２ＭＯＳトランジスタの第１ゲート側壁スペー
    サ上にのみ前記第１ゲート側壁スペーサよりも厚い第２
    ゲート側壁スペーサを形成する工程と、 前記第２ゲート側壁スペーサの形成後に前記第２ゲート
    側壁スペーサにてセルフアラインされるように前記第２
    ＭＯＳトランジスタの不純物領域を前記半導体基板の表
    面近傍に選択的に形成する工程とを備えることを特徴と
    するＭＯＳ半導体基板の製造方法。
  8. 【請求項８】前記ゲート電極形成後に前記第１ゲート側
    壁スペーサにてセルフアラインされる不純物領域の不純
    物濃度よりも低い不純物領域を前記第１ＭＯＳトランジ
    スタのゲート電極にてセルフアラインされるように前記
    半導体基板の表面近傍に選択的に形成する工程を更に備
    えることを特徴とする請求項７に記載のＭＯＳ半導体装
    置の製造方法。
  9. 【請求項９】前記第１ＭＯＳトランジスタがＮＭＯＳト
    ランジスタであり、前記第２ＭＯＳトランジスタがＰＭ
    ＯＳトランジスタであることを特徴とする請求項７に記
    載のＭＯＳ半導体装置の製造方法。
  10. 【請求項１０】厚さ寸法が互いに異なるゲート側壁スペ
    ーサを有する第１及び第２ＭＯＳトランジスタを備えた
    ＭＯＳ半導体装置の製造方法に於いて、 前記第１及び第２ＭＯＳトランジスタの各ゲート電極を
    半導体基板上に同時に形成する工程と、 前記ゲート電極の形成後に前記半導体基板上に第１絶縁
    膜を堆積した後、前記第１ＭＯＳトランジスタの領域上
    に存する前記第１絶縁膜のみを異方性蝕刻して前記第１
    ＭＯＳトランジスタのゲート電極側壁にのみ前記第１絶
    縁膜からなる第１ゲート側壁スペーサを形成する工程
    と、 前記第１ゲート側壁スペーサにてセルフアラインされる
    ように前記第１ＭＯＳトランジスタの不純物領域を前記
    半導体基板上の表面近傍に選択的に形成する工程と、 前記第１ＭＯＳトランジスタの不純物領域形成後に前記
    半導体基板上に第２絶縁膜を堆積した後、前記第２ＭＯ
    Ｓトランジスタの領域上に存する前記第１及び第２絶縁
    膜のみを異方性蝕刻して前記第２ＭＯＳトランジスタの
    ゲート電極側壁にのみ前記第１ゲート側壁スペーサより
    も厚い第２ゲート側壁スペーサを形成する工程と、 前記第２ゲート側壁スペーサにてセルフアラインされる
    ように前記第２ＭＯＳトランジスタの不純物領域を前記
    半導体基板の表面近傍に選択的に形成する工程とを備え
    ることを特徴とするＭＯＳ半導体装置の製造方法。
  11. 【請求項１１】前記第１ＭＯＳトランジスタがＮＭＯＳ
    トランジスタであり、前記第２ＭＯＳトランジスタがＰ
    ＭＯＳトランジスタであることを特徴とする請求項１０
    に記載のＭＯＳ半導体装置の製造方法。
  12. 【請求項１２】前記ゲート電極の形成後、前記第１ゲー
    ト側壁スペーサにてセルフアラインされる不純物領域の
    不純物濃度よりも低い不純物領域を前記第１ＭＯＳトラ
    ンジスタのゲート電極にてセルフアラインされるように
    前記半導体基板の表面近傍に選択的に形成する工程を更
    に備えることを特徴とする請求項１０に記載のＭＯＳ半
    導体装置の製造方法。
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