JP2969832B2

JP2969832B2 - Ｍｉｓ型半導体装置

Info

Publication number: JP2969832B2
Application number: JP18089890A
Authority: JP
Inventors: リキミナミエリック; 芳宏宮沢; 孟史松下
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-07-09
Filing date: 1990-07-09
Publication date: 1999-11-02
Anticipated expiration: 2014-11-02
Also published as: JPH0467681A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、基板上に絶縁層を介して半導体薄層が形成
されてなる所謂SOI（silicon on insulator）基板を利
用して、その半導体薄層にMIS構造の半導体素子を形成
してなるMIS型半導体装置に関する。

〔発明の概要〕

本発明は、絶縁性基板上に半導体層が形成され、この
半導体層上にゲート絶縁膜を介してゲート電極が形成さ
れたMIS型半導体装置において、ソース領域として高濃
度領域とその下部に低濃度領域を設け、このソース領域
の低濃度領域及び高濃度領域に接してチャネル領域と分
離された金属層を設けて構成することによって、SOI基
板に形成したMIS型半導体装置の欠点であるインパクト
・アイオナイゼーションによる耐圧低下をさらに抑制
し、この種のMIS型半導体装置の高信頼性化を図るよう
にしたものである。

また、本発明は、絶縁性基板上に半導体層が形成さ
れ、この半導体層上にゲート絶縁膜を介してゲート電極
が形成されたMIS型半導体装置において、ドレイン領域
に接してショットキ接合を形成し、且つチャネル領域と
分離された金属層を設けて構成することによって、SOI
基板に形成したMIS型半導体装置の欠点であるインパク
ト・アイオナイゼーションによる耐圧低下を抑制し、こ
の種のMIS型半導体装置の高信頼性化を図るようにした
ものである。

〔従来の技術〕

近時、SOI基板を利用した所謂薄膜SOI素子に関して多
くの利点が報告されている。例えばチャネル領域の不純物濃度設定の自由度が高いこと、
高α線耐性を有すること、ラッチアップフリーであるこ
と、基板と素子形成領域であるシリコン薄膜間の寄生容
量の減少による高速化が可能であること等の利点を有し
ている。

このことから現在、薄膜SOI素子に関する研究が活発
に行われ、その開発が進められている。SOI基板を利用
した例えばMIS電界効果型トランジスタ（以下MISFETと
略称する）は、第15図に示すように、例えば貼り合わせ
方式等により、シリコン基板（１）上にSiO₂膜（２）を
介して島状のシリコン薄膜（所謂SOI膜）（３）を形成
したSOI基板（４）を用い、そのシリコン薄膜（３）に
第１導電形のソース領域（５）及びドレイン領域（６）
を形成すると共に、ソース領域（５）及びドレイン領域
（６）間のシリコン薄膜（３）上に例えばSiO₂等のゲー
ト絶縁膜（７）を介して多結晶シリコンによるゲート電
極（８）を形成して構成される。（９）はソース電極、
（10）はドレイン電極である。

〔発明が解決しようとする課題〕

しかしながら、SOI基板（４）を利用したMISFET（1
1）においては、ソース−ドレイン降服電圧、即ちソー
ス−ドレイン間耐圧が低いという欠点がある。これは、
第15図に示すように、MISFET（11）において、ソース領
域（５）からチャネル領域（12）に注入された少数キャ
リア（電子）ｅがドレイン領域（６）側に流れ、この電
子ｅがゲート電極（８）下のドレイン端で生じている高
電界領域（13）でインパクト・アイオナイゼーションを
起こし、電子−正孔対が発生し、このうち、正孔ｈがチ
ャネル領域（12）中に流れることによって引起される。
即ち、通常のバルク型のMISFETではチャネル領域中に流
れた正孔ｈ（所謂ホール電流I_p）は、基板を介して基板
電流として逃げるが、このSOI基板においてはシリコン
薄膜（３）がSiO₂膜（２）で囲まれ正孔ｈを逃がす構成
となっていないため、上記正孔ｈはソース領域（５）近
傍のチャネル領域（12）内に蓄積する。この蓄積した正
孔ｈによって、ソース，チャネル間のエネルギ障壁が低
くなり、その結果、ソースが電子のエミッタとして働
き、チャネル領域（12）に流れる通常の電子の流れ（チ
ャネル電流I_c）に加えて上記バイポーラ動作した電子電
流I_nが発生する。この電子電流I_nは再度、高電界領域
（13）においてホール電流I_pを発生させるという正のフ
ィードバック現象を引き起してドレイン電流I_Dを急激に
増加させ、結果的にソース−ドレイン間耐圧を低下させ
る。

このようなインパクト・アイオナイゼーションによる
ソース−ドレイン間耐圧の低下を抑制する方法が従来か
ら種々提案されている。

例えば第16図に示すMISFET（14）は、シリコン薄膜
（３）においてドレイン領域（６）に対応する部分の膜
厚を大としてドレイン端の電界を弱めることによって、
インパクト・アイオナイゼーションによるホール電流の
発生を少なくしソース−ドレイン間耐圧の向上を図るよ
うにしたものである。しかし、この方法は構造が複雑で
構造しにくいと共に、効果が不十分であるという不都合
がある。また、第17図のMISFET（15）は、ソース領域
（５）及びドレイン領域（６）をシリコン薄膜（３）の
膜厚より浅く形成し、ソース領域（５）の外側にソース
領域（５）と離れてチャネル領域（12）と同導電形の半
導体領域（16）を形成し之より電極（17）を導出して構
成することによって、インパクト・アイオナイゼーショ
ンによって発生した正孔ｈを半導体領域（16）を介して
逃がし、ソース−ドレイン間耐圧の向上を図るようにし
ている。この方法は、半導体領域（16）を形成するため
に、シリコン薄膜（３）の面積が大きくなり、また領域
（12）との間の寄生容量が大きくなり、SOI基板を利用
したMISFETの利点が失われること、シリコン薄膜（３）
の膜厚が実質的に大きくなるために短チャネル効果が生
じ易くなり、その防止のためにチャネル濃度が必然的に
高くなり、その結果、キャリア移動度を高くすることが
できるというSOI基板を利用したMISFETの利点が失われ
るという不都合がある。

一方、製法及び構造的に合理的なものとして第18図に
示す構造のものが考えられている。この第18図で示すMI
SFET（18）は、浅いソース領域（５）の外側に之に接し
てチャネル領域（12）と同導電形の半導体領域（16）を
形成し、更にソース電極（９）を共用することによっ
て、通常の３端子素子として使用できるようにしたもの
である。このMISFET（18）の場合も、インパクト・アイ
オナイゼーションによって生じた正孔ｈを半導体領域
（16）及びソース電極（９）を介して逃がすことができ
るため、ドレイン耐圧の向上が図れる。しかし、MISFET
（18）は第19図に示すように素子構造の対称性を考慮し
てドレイン領域（６）の外側にも半導体領域（16）と同
じ導電形の半導体領域（19）を形成した場合、半導体領
域（19）からチャネル領域（12）に浸み出した正孔ｈが
ソース領域（５）側の半導体領域（16）に流れ（第19図
ではホール電流I_ppとして表示する）、例えば非動作時
において、ソース及びドレイン間が短絡、導通するとい
う不都合が生じてしまう。従って、ソース及びドレイン
を交互に使い分ける例えばスタティックRAMセルのアク
セス・トランジスタの如きスイッチング素子にはこの構
造を適用することができず、回路素子としての適用範囲
が制限されるという欠点がある。

本発明は、上述の点に鑑み、インパクト・アイオナイ
ゼーションによる耐圧低下を抑制して半導体装置自体の
高信頼性化を図ることができると共に、回路素子として
の適用範囲を広げることができるMIS型半導体装置を提
供するものである。

〔課題を解決するための手段〕

本発明は、第６図（その他第７図）に示すように、絶
縁性基板（22）上に半導体層（23）が形成され、この半
導体層（23）上にゲート絶縁膜（29）を介してゲート電
極（30）が形成されたMIS型半導体装置において、ソー
ス領域（25）には高濃度領域（25a）とその下部に低濃
度領域（25c）を有し、ソース領域（25）の低濃度領域
（25c）及び高濃度領域（25a）に接してチャネル領域
（27）と分離された金属層（28）を有して構成する。

また、本発明は、第13図に示すように、絶縁性基板
（22）上に半導体層（23）が形成され、この半導体層
（23）上にゲート絶縁膜（29）を介してゲート電極（3
0）が形成されたMIS型半導体装置において、ドレイン領
域（26）に接してショットキ接合を形成し、かつチャネ
ル領域（27）と分離された金属層（28）を有して構成す
る。

〔作用〕

第１の発明においては、ソース領域として高濃度領域
（25a）とその下部に低濃度領域（25c）を設け、半導体
層（23）内にソース領域の低濃度領域（25c）及び高濃
度領域（25a）に接してチャネル領域（27）と分離され
た金属層（28）を設けることにより、金属層（28）と低
濃度領域（25c）間ではショットキ接合が形成され、金
属層（28）と高濃度領域（25a）間ではオーミック接触
となる。このとき、金属層（28）により、金属層（28）
とチャネル領域（27）間の低濃度領域（25c）の距離
（幅）W_Nを低濃度領域（25c）の少数キャリアの拡散長L
_pよりも小さくし、之によって金属層（28）と低濃度領
域（25c）とチャネル領域（27）で形成される所謂バイ
ポーラトランジスタ動作によりインパクト・アイオナイ
ゼーションによってチャネル領域（27）内に発生した少
数キャリア電流を低濃度領域（25c）及び金属層（28）
を通して逃がすことが出来る。従って、SOI基板を利用
したMISFETの利点を維持してソース−ドレイン間耐圧の
低下を防止することができる。同時に素子構造を対称的
にした場合における短絡、導通現象を防止でき、素子構
造を対称形にすることが可能であり、信頼性の向上並び
に回路素子としての適用範囲の向上が図れる。

また、第２の発明においては、インパクト・アイオナ
イゼーションによる電子−正孔対の発生源に近いドレイ
ン領域（26）側にドレイン領域（26）とショットキ接合
を形成し且つチャネル領域（27）と分離した金属層（2
8）を設け、この金属層（28）の電位をソース電位又は
その近傍の電位とするこにより、インパクト・アイオナ
イゼーションによって発生した少数キャリア電流をドレ
イン領域（26）から金属層（28）を通して逃がすことが
できる。従って、SOI基板を利用したMISFETの利点を維
持してソース−ドレイン間耐圧の低下を防止することが
できる。

〔実施例〕

以下、図面を参照して本発明の実施例を説明する。
尚、各実施例ではｎチャネルMISFETに適用した場合であ
るが、ｐチャネルMISFETにも適用できることは勿論であ
る。

先ず、第１図〜第５図を用いて参考例を説明する。第
１図の参考例においては、例えばシリコン基板（21）上
にSiO₂膜（22）を介して島状に絶縁分離されたシリコン
薄膜（23）を形成してなるSOI基板（24）を用いる。こ
のSOI基板（24）のシリコン薄膜即ち、ｐ形となされた
シリコン薄膜（23）に第１導電形即ちｎ形のソース領域
（25）及びドレイン領域（26）を底部のSiO₂膜（23）に
到るように形成ると共に、シリコン薄膜（23）内でソー
ス領域（25）の外側において該ソース領域（25）に接し
て且つチャネル領域（27）と分離する金属層（28）を形
成する。この場合、金属層（28）はソース領域（25）と
オーミック接触する所謂オーミックメタルを用いる。金
属層（28）とチャネル領域（27）間のソース領域（25）
の距離（幅）W_Nはソース領域（25）内の少数キャリア即
ちホールの拡散長L_pより小に選定される。ソース領域
（25）及びドレイン領域（26）間のチャネル領域（27）
上には例えばSiO₂等によるゲート絶縁膜（29）を介して
例えば多結晶シリコンによるゲート電極（30）を形成す
る。そして、金属層（28）をソース電極に兼ねると共に
ドレイン領域（26）にドレイン電極（32）を形成してｎ
チャネルMISFET（34）を構成する。

第２図〜第４図は第１図の変形例を示す。第２図では
ｎ形のソース領域（25）及びドレイン領域（26）を底部
のSiO₂膜（22）に達するように形成するとともに、ｎ形
のソース領域（25）内に金属層（28）を形成した場合で
ある。第３図ではｎ形のソース領域（25）及びドレイン
領域（26）を底部のSiO₂膜（22）に達しない深さに形成
し、このｎ形ソース領域（25）内に金属層（28）を形成
した場合である。さらには、第４図では、平面的にみて
ｎ形のソース領域（25）内の一部に金属層（28）を形成
した場合である。いずれも金属層（28）はオーミックメ
タルであり、且つソース領域（５）の距離W_Nは正孔の拡
散長L_pより小に選定される。

ここで、インパクト・アイオナイゼーションによって
発生した電子−正孔対のうちの正孔はソース領域（25）
に入ると、拡散によって金属層（28）に向って流れる。
第８図はその金属層（28）に流れるホール電流I_pのソー
ス領域（25）の距離（幅）W_Nに対する依存性を示す。曲
線（II）はホールの拡散電流、曲線（III）は再結合電
流、曲線（Ｉ）は拡散電流と再結合電流の和として得ら
れる実効的なホール電流I_pである。拡散電流はI/W_Nに比
例し、W_Nが少数キャリア（即ちこの場合正孔）の拡散長
L_pを超えて増大するに従ってI_pは一定（即ち再結合電
流）になる。

この参考例に係るMISFET（34）によれば、ソース領域
（25）とオーミック接触する金属層（28）をシリコン薄
膜（23）内に形成して、金属層（28）及びチャネル領域
（27）間のソース領域（25）の距離W_Nを少数キャリアで
ある正孔の拡散長L_pより小にすることにより、インパク
ト・アイオナイゼーションによって生じた正孔ｈが金属
層（28）に向って流れるホール電流I_pが増大することに
なり、結果としてインパクト・アイオナイゼーションに
よるソース−ドレイン間耐圧の低下を抑制することがで
きる。

上例の第１図〜第４図の構成においては、金属層（2
8）をソース領域（25）側及びドレイン領域（26）側に
接して対称形に配することが可能である。第５図は３端
子構造で且つLDD（Lightly doped drain）構造とした例
を示す。このMISFET（38）では、高濃度領域（25a）（2
6a）及び低濃度領域（25b）（26b）を有するソース領域
（25）及びドレイン領域（26）の外側に夫々対応するソ
ース領域（25）及びドレイン領域（26）にオーミックに
接触し且つチャネル領域（27）と分離した金属層（28
A）及び（28B）を形成する。この場合も、対称的ソース
領域（25）及びドレイン領域（26）の実効的な距離W_Nは
少数キャリアである正孔の拡散長L_pより小に選定する。
そして、この金属層（28A）及び（28B）が夫々ソース電
極及びドレイン電極を兼ることになる。ここでは例えば
ゲート電極（30）としてボロンドープの多結晶シリコン
を用い、シリコン薄膜（23）の膜厚ｄを800Å、チャネ
ル領域（27）の不純物濃度を10¹⁴cm^-3程度、ソース領域
及びドレイン領域の低濃度領域（25b）及び（26b）の不
純物濃度を10¹⁷cm^-3程度、高濃度領域（25a）及び（26
a）の不純物濃度を10²⁰cm^-3程度とすることができる。

上述した参考例に係るMISFET（34），（35），（3
6），（37）によれば、インパクト・アイオナイゼーシ
ョンによるソース−ドレイン間耐圧の低下を抑制するこ
とができる。そして、金属層（28）をソース領域（25）
側及びドレイン領域（26）側に対称的に形成することが
可能となるため、例えばスタティックRAMセルのアクセ
ス・トランジスタの如きスイッチング素子としても使用
でき、回路素子における適用範囲を広げることが可能と
なる。

また、構造的にもソース領域の外側、又はソース及び
ドレイン領域の外側に金属層（28）を形成するだけでよ
いので簡単であり、製造も容易となる。

しかも、寄生容量が小さい、チャネル領域（27）にお
ける不純物濃度設定の自由度が高い、耐α線、ラッチア
ップに強いというSOI基板を利用した素子がもつ利点を
損うことがない。

次に、本発明の実施例を説明する。

第６図は、本発明の一例を示す。本例においては、SO
I基板（24）の例えばｐ形としたシリコン薄膜（23）に
夫々高濃度領域（25a）及び（26a）の下部に底部のSiO₂
膜（22）に達する低濃度領域（25c）及び（26c）を有し
たｎ形のソース領域（25）及びドレイン領域（26）を形
成し、このソース領域（25）の高濃度領域（25a）及び
低濃度領域（25c）に接してチャネル領域（27）と分離
した金属層（28）を形成する。このとき、金属層（28）
と高濃度領域（25a）との間ではオーミック接触とな
り、金属層（28）と低濃度領域（25c）との間ではショ
ットキ接合が形成される。また、金属層（28）とチャネ
ル領域（27）との間のソース領域の低濃度領域（25c）
の距離W_Nは正孔の拡散長L_pより小に選定する。そして、
ソース領域（25）及びドレイン領域（26）間のチャネル
領域（27）上にはSiO₂等によるゲート絶縁膜（29）を介
して例えば多結晶シリコンによるゲート電極（30）を形
成し、金属層（28）をソース電極に兼ねると共に、ドレ
イン領域（26）の高濃度領域（26a）にドレイン電極（3
2）を形成してMISFET（51）を構成する。

かかる構成においては、ソース領域（25）に低濃度領
域（25c）を形成し、この低濃度領域（25c）との間でシ
ョットキ接合を形成する金属層（28）を設けることによ
り、チャネル領域（27）、ソース領域（25c）及び金属
層（28）がエミッタ・ベース及びコレクタに相当して所
謂バイポーラトランジスタとして動作し、前述の参考例
に比して更に金属層（28）へ向うホール電流I_pが増大
し、インパクト・アイオナイゼーションによるソース−
ドレイン間耐圧の低下をさらに抑制することができる。
即ち、低濃度領域（25c）を形成したことによって、チ
ャネル領域（27）との間に形成される正孔に対するポテ
ンシャル障壁が減少し、（D_pは少数キャリアの拡散係数、τは少数キャリアのラ
イフタイム）が増加する。また第８図で説明した再結合
電流があるのでその結果この例ではホール電流I_pが第９
図の曲線（IV）に示すようにW_Nの小さい領域で増す。さ
らに、金属層（28）と低濃度領域（25c）間でショット
キ接合が形成されることによってショットキ接合部での
ドリフト電界によってさらに金属層（28）に正孔が引き
込まれることからI_p曲線は第10図の曲線（Ｖ）に示すよ
うに上方にシフトすることになる。即ち、I_pは拡散電流
とドリフト電流の和になって増大し、ソース−ドレイン
間耐圧の低下が更に抑制されることになる。

上記の解析を次に示す。

今、SOI基板を利用してなるMISFETのチャネル電流をI
_c、高電界で発生したホール電流をI_pチャネル電位がソ
ース電位よりも上昇しバイポーラ動作した際の電子電流
をI_nとすると、ドレイン電流I_Dは、 I_D＝I_c＋I_n＋I_p ‥‥（１）となる。

チャンネル電流I_cと電子電流I_nにより発生したホール
電流I_pは、発生割合をＫ（V_D）とすると、 I_p＝Ｋ（V_D）（I_c＋I_n） ‥‥（２）となる。

また但し、D_p:正孔の拡散係数 S :接合面積 n_i:イントリンジックのキャリア濃度 N_D:ソース低濃度領域（25c）のドナー濃度 W_N:ソース低濃度領域（25c）の幅 D_n:電子の拡散係数 N_A:チャネル領域（27）のアクセプタ濃度 L :チャネル領域（27）の長さ V :ソース及びチャネル間電位差上記（１）〜（４）式よりとなる。

従って、ソース領域の低濃度領域（25C）の濃度N_D及
び幅W_Nを小にすればする程、ドレイン電流I_Dは小になり
ソース−ドレイン間耐圧が上ることになる。

そして、この構成においても、第１図と同様にソース
領域側及びドレイン領域側に対して対称形とすることが
可能であり、また、SOI基板を利用した素子がもつ前述
の種々の利点を損うことがない。

第７図は、ソース領域側及びドレイン領域側を対称形
にした例を示す。本例では、ｐ形のシリコン薄膜（23）
に夫々高濃度領域（25a）及び（26a）とLDDの低濃度領
域（25b）及び（26b）を有するｎ形のソース領域（25）
及びドレイン領域（26）を形成すると共に、更に高濃度
領域（25a）及び（26a）下部に夫々チャネル領域（27）
に接する低濃度領域（25c）及び（26c）を形成する。そ
して夫々の低濃度領域（25c）及び（26c）を高濃度領域
（25a）及び（26a）とに接してチャネル領域（27）と分
離した金属層（28A）及び（28B）に形成する。このと
き、金属層（28A）及び（28B）と、夫々対応する高濃度
領域（25a）及び（26b）との間ではオーミック接触とな
り、金属層（28A）及び（28B）と対応する低濃度領域
（25c），（26c）との間ではショットキ接合が形成され
る。そしてこの夫々の金属層（28A）及び（28B）をソー
ス電極及びドレイン電極として兼用する。

ここでは、例えば、ゲート電極（30）としてリンドー
プの多結晶シリコンを用い、シリコン薄膜（23）の膜厚
ｄを1500Å程度、ｐチャネル領域（27）の不純物濃度を
10¹⁷cm^-3程度、ソース領域及びドレイン領域の高濃度領
域（25a）及び（26a）の不純物濃度を10²⁰cm^-3程度、LD
Dの低濃度領域（25b）及び（26b）の不純物濃度を10¹⁸c
m^-3程度、低濃度領域（25c）及び（26c）の不純物濃度
を10¹⁵〜10¹⁶cm^-3程度とすることができる。

このようにソース及びドレインを対称形に形成するこ
とができるので、スタティックRAMセルのアクセストラ
ンジスタの如きスイッチング素子とし使用することがで
きる。

第11図は、本発明の他の例を示すもので、その製法と
共に説明する。本例においては、第11図Ａに示すよう
に、SOI基板（24）のシリコン薄膜（23）に、SiO₃等の
ゲート絶縁膜（29）、多結晶シリコンによるゲート電極
（30）を形成すると共に、低濃度領域（25b），（26b）
及び高濃度領域（25a），（26a）を夫々有するLDD構造
のｎ形のソース領域（25）及びドレイン領域（26）を形
成する。このソース領域（25）及びドレイン領域（26）
は浅い接合をもって形成される。さらに、ソース領域及
びドレイン領域の高濃度領域（25a）及び（26a）の表面
と、ゲート電極（30）の表面に高融点金属のシリサイド
層例えばチタンシリサイド（TiSi₂）層（41）を形成す
る。

次に、第11図Ｂに示すように、層間絶縁膜（42）を形
成し、ゲートコンタクト部が臨む窓孔（43）を形成し、
次いで第11図Ｃに示しようにホトレジストマスク（44）
を介してソースコンタクト部及びドレインコンタクト部
に対応する部分の窓孔（45）及び（46）を形成すると共
に、さらに窓孔（45）及び（46）を通し、シリコン部分
を底部のSiO₂膜（22）に達する深さに選択エッチングし
て溝（47）及び（48）を形成する。

次に、第11図Ｄに示すように所定の注入角度で低濃度
のｎ形不純物（49）をイオン注入し、ソース領域及びド
レイン領域の高濃度領域（25a）及び（26b）下部に之に
連続して底部のSiO₂膜（22）に達するｎ形低濃度領域
（25c）及び（26c）を形成する。この場合、低濃度領域
（25c）及び（26c）の幅W₁（W_Nに対応する）は少数キャ
リアの拡散長L_pより十分小さく（W_N≪L_p）形成するもの
であり、この幅W₁はイオン注入時の注入角度、打ち込み
エネルギー及びその後のアニール処理によってコントロ
ールすることが可能である。

次に、第11図Ｅに示すように、溝（47）及び（48）の
内面に例えば高融点金属であるTi膜（53）を被着し、ア
ニール処理して溝（47）及び（48）の内壁即ち、ソース
領域（25）及びドレイン領域（26）の夫々の高濃度領域
（25a），（26a）及び低濃度領域（25c），（26c）の面
にチタンシリサイド（TiSi₂）膜（54）を形成する。チ
タンシリサイド膜（54）は高濃度領域（25a），（26a）
に対してはオーミック接触し、低濃度領域（25c），（2
6c）との間ではショットキ接合が形成される。

しかる後、第11図Ｆに示すように、夫々の溝（47）及
び（48）間及びゲート電極（40）のチタンシリサイド層
（41）上にバリアメタルである例えばTiON膜（55）を介
してAl膜（56）を形成し、パターニングしてソース電極
（31）、ドレイン電極（32）及びゲート取り出し電極
（57）を形成し、目的のMISFET（58）を得る。ここで、
チタンシリサイド膜（54）、バリアメタル膜（55）及び
Al膜（56）によって金属層（28A）及び（28B）が構成さ
れる。

かかる構成のMISFET（58）によれば、少数キャリアの
拡散長L_pより十分に狭い（W_N≪L_p）ｎ形低濃度領域（25
c），（26c）を設けることができるので、金属層（28
A）へ流れるホール電流I_pが増加する。同時に金属層（2
8A）と低濃度領域（25c）間でショットキー接合を形成
することにより、拡散電流に加えてショットキー接合で
の電界に基づくドリフト電流が生じ、I_pが増加する。こ
れによって、前述の各実施例よりも、更にソース−ドレ
イン間耐圧の向上を図ることができる。

また、製法においても、低濃度領域（25c）を非常に
狭く作ることが可能となり、且つ工程も溝（47）及び
（48）を形成するための工程が１回増えるのみで簡単に
製造することができる。因みに、金属層（28A），（28
B）に代えて第14図に示すように、ｐ形領域（61A），
（61B）を形成する構成としても、同様にドレイン耐圧
の向上が期待できる。しかし、この構成において、狭い
低濃度領域（25c）を形成するのにはリソグラフィ工
程、低濃度領域（25c），（26c）のイオン注入、ｐ形領
域（61A），（61B）のイオン注入等、工程数が多く、且
つ高精度に形成することが難かしく、実際は製造困難で
ある。之に対して、本例に係る第11図の製法をとれば、
容易且つ高精度に狭い低濃度領域（25c），（26c）を形
成することができる。

第12図は第11図の変形例を示す。本例においては、第
12図Ａに示すように、SOI基板（24）のシリコン薄膜（2
3）にゲート絶縁膜（29）、多結晶シリコンによるゲー
ト電極（30）、高濃度領域（25a）及び（26a）と低濃度
領域（25b）及び（25b）とからなるｎ形のソース領域
（25）及び度れい領域（26）を形成し、さらに、夫々ソ
ース領域（25）、ドレイン領域（26）及びゲート電極
（30）の表面全面に例えばチタンシリサイド膜（41）を
形成する。

次に、第12図Ｂに示すように、層間絶縁膜（42）を形
成すると共に、この層間絶縁膜（42）のゲートコンタク
ト部、ソースコンタクト部及びドレインコンタクト部が
臨む窓孔（43）（45）及び（46）を同時に形成する。

次に、第12図Ｃに示すように、イオン注入マスク例え
ばホトレジストマスク（44）を介して窓孔（45）及び
（46）を通して所定の注入角度で低濃度のｎ形不純物
（49）をイオン注入し、ソース領域及びドレイン領域の
高濃度領域（25a）及び（26a）下部に之に連続して底部
のSiO₂膜（22）に達するｎ形低濃度領域（25c）及び（2
6c）を形成する。この場合、低濃度領域（25c）及び（2
6c）の幅d₂は窓孔（45）及び（46）の幅d₁より広く形成
され、その差分W₁（W_Nに対応する）はイオン注入時の注
入角度、打込みエネルギー及びその後のアニール処理に
よってコントロールできる。

次に、第12図Ｄに示すように、窓孔（45）及び（46）
に臨む表面に例えば高融点金属であるTi膜（53）を被着
し、アニール処理してチタンとシリコンとの反応を底部
のSiO₂膜（22）に到る深さまで行って高濃度領域（25
a），（26a）及び低濃度領域（25c），（26c）に接する
チタンシリサイド（TiSi₂）膜（54）を形成する。

次に、第12図Ｅに示すように、未反応のTi膜（53）及
びホトレジストマスク（44）を除去した後、バリアメタ
ルであるTiON膜（55）及びAl膜（56）を形成し、パター
ニングしてソース電極（31）、ドレイン電極（32）及び
ゲート取出し電極（57）を形成して目的のMISFET（59）
を得る。

かかる構成のMISFET（59）においても、少数キャリア
の拡散長L_pよりも十分に狭い（W_N≪L_p）低濃度領域（25
c）が形成され、且つチタンシリサイド膜（54）によっ
てショットキー接合が形成されることになり、第11図と
同様にドレイン耐圧を向上することができる。しかも、
第12図ではソースコンタクト及びドレインコンタクト用
の窓孔（45）及び（46）と、ゲートコンタクト用の窓孔
（43）を同時に形成することができ、また溝（47）及び
（48）を形成する必要がないので第11図に比して製造が
容易となる。

第13図は本発明のさらに他例を示す。本例において
は、SOI基板（24）の例えばｐ形となしたシリコン薄膜
（23）に高濃度のｎ形のソース領域（25）と、低濃度領
域（26c）の中に表面に臨む高濃度領域（26a）を有した
ドレイン領域（26）を形成し、更にドレイン領域（26）
の低濃度領域（26c）の外側に之に接してチャネル領域
（27）と分離した金属層（28）を形成する。この金属層
（28）と低濃度領域（26c）間でショットキー接合が形
成される。また、金属層（28）及びチャネル領域（27）
間のドレイン領域（26c）の距離W_Nは少数キャリアであ
る正孔の拡散長L_pより小に選定する。そして、ソース領
域（25）及びドレイン領域（26）間のチャネル領域（2
7）上にSiO₂等によるゲート絶縁膜（29）を介して例え
ば多結晶シリコンのゲート電極（30）を形成し、またソ
ース領域（25）及びドレイン領域（26）に夫々ソース電
極（31）及びドレイン電極（32）を形成してMISFET（6
0）を形成する。ここで、金属層（28）の電位はソース
電位又はその近傍の電位にとる必要がある。即ち、金属
層（28）のポテンシャルがチャネル領域のポテンシャル
よりも低い必要がある。

かかる構成のMISFET（60）によれば、インパクト・イ
オアナイゼーションよる電子−正孔対の発生源に近いド
レイン領域（26）側にドレイン領域（26）とショットキ
ー接合を形成する金属層（28）を形成することにより、
前述と同様の作用により、インパクト・アイオナイゼー
ションにより発生した正孔をドレイン領域（26）及び金
属層（28）を通して逃がすことができ、ソース−ドレイ
ン間耐圧の向上を図ることができる。

〔発明の効果〕

本発明によれば、SOI基板を利用して形成したMIS型半
導体装置の利点を損うことなく、そのインパクト・アイ
オナイゼーションによる耐圧低下を抑制することがで
き、MIS型半導体装置自体の信頼性を高めることができ
る。また、通常の３端子素子としての使用を可能にする
と共に、ソース及びドレイン側を対称形に形成すること
も可能であり、回路素子としての適用範囲を広げること
ができる。

【図面の簡単な説明】

第１図〜第５図は夫々MISFETの参考例を示す構成図、第
６図及び第７図は夫々本発明によるMISFETの実施例を示
す構成図、第８図は参考例の説明に供する特性図、第９
図〜第10図は本発明の説明に供する特性図、第11図及び
第12図は夫々本発明によるMISFETの他の実施例を示す製
造工程順の断面図、第13図は本発明によるMISFETの更に
他の実施例を示す構成図、第14図は本発明の説明に供す
るMISFETの構成図、第15〜第17図は従来のMISFETの構成
図、第18図及び第19図は提案例の構成図である。（21）はシリコン基板、（22）は絶縁膜、（23）はシリ
コン薄膜、（24）はSOI基板、（25）はソース領域、（2
6）はドレイン領域、（28）〔（28A）（28B）〕は金属
層、（30）はゲート電極である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭64−50568（ＪＰ，Ａ) 特開平４−14262（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/786

Claims

(57)【特許請求の範囲】

【請求項１】絶縁性基板上に半導体層が形成され、前記
半導体層上にゲート絶縁膜を介してゲート電極が形成さ
れたMIS型半導体装置において、ソース領域は、高濃度領域とその下部に低濃度領域を有
し、前記ソース領域の低濃度領域及び高濃度領域に接してチ
ャネル領域と分離された金属層を有して成るMIS型半導
体装置。
【請求項２】絶縁性基板上に半導体層が形成され、前記
半導体層上にゲート絶縁膜を介してゲート電極が形成さ
れたMIS型半導体装置において、ドレイン領域に接してショットキ接合を形成し、且つチ
ャネル領域と分離された金属層を有して成るMIS型半導
体装置。