JP2002261276A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】
【課題】 動作耐圧の向上を図る。
【解決手段】 Ｐ型の半導体基板１上にゲート絶縁膜３
を介して形成されたゲート電極４と、当該ゲート電極４
に隣接するように形成された低濃度のＮ−型ドレイン領
域２と、前記ゲート電極４の他端から離間され、かつ前
記低濃度のＮ−型ドレイン領域２内に含まれる高濃度の
Ｎ＋型ドレイン領域６とを有する半導体装置において、
少なくとも前記ゲート電極４近傍から前記高濃度のＮ＋
型ドレイン領域６に向かって不純物濃度が高くなるよう
に中濃度のＮ型層７Ｃが形成されていることを特徴とす
る。
を介して形成されたゲート電極４と、当該ゲート電極４
に隣接するように形成された低濃度のＮ−型ドレイン領
域２と、前記ゲート電極４の他端から離間され、かつ前
記低濃度のＮ−型ドレイン領域２内に含まれる高濃度の
Ｎ＋型ドレイン領域６とを有する半導体装置において、
少なくとも前記ゲート電極４近傍から前記高濃度のＮ＋
型ドレイン領域６に向かって不純物濃度が高くなるよう
に中濃度のＮ型層７Ｃが形成されていることを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関するものであり、更に詳しく言えば、ＬＣ
ＤドライバーやＥＬドライバー等の各種表示ディスプレ
イ駆動用ドライバーに用いられる高電源電圧（ＨＶ−Ｖ
DD）用の高耐圧ＭＯＳトランジスタの動作耐圧特性の向
上を図る技術に関する。
製造方法に関するものであり、更に詳しく言えば、ＬＣ
ＤドライバーやＥＬドライバー等の各種表示ディスプレ
イ駆動用ドライバーに用いられる高電源電圧（ＨＶ−Ｖ
DD）用の高耐圧ＭＯＳトランジスタの動作耐圧特性の向
上を図る技術に関する。
【０００２】
【従来の技術】以下で、従来例に係わる半導体装置につ
いて図１０に示すＬＤＤ型高耐圧ＭＯＳトランジスタの
断面図を参照しながら説明する。
いて図１０に示すＬＤＤ型高耐圧ＭＯＳトランジスタの
断面図を参照しながら説明する。
【０００３】図１０において、Ｐ型の半導体基板(Ｐ-Su
b）５１上にゲート絶縁膜５２を介してゲート電極５３
が形成されている。そして、前記ゲート電極５３の一端
に隣接するようにＮ＋型ソース領域５４が形成されてお
り、チャネル領域５５を介して前記ソース領域５４と対
向してＮ−型ドレイン領域５６が形成され、更にゲート
電極５３の他端から離間され、かつＮ−型ドレイン領域
５６に含まれるようにＮ＋型ドレイン領域５７が形成さ
れている。
b）５１上にゲート絶縁膜５２を介してゲート電極５３
が形成されている。そして、前記ゲート電極５３の一端
に隣接するようにＮ＋型ソース領域５４が形成されてお
り、チャネル領域５５を介して前記ソース領域５４と対
向してＮ−型ドレイン領域５６が形成され、更にゲート
電極５３の他端から離間され、かつＮ−型ドレイン領域
５６に含まれるようにＮ＋型ドレイン領域５７が形成さ
れている。
【０００４】従来では、高耐圧化（例えば５０Ｖ〜６０
Ｖ程度）を図るため、低濃度のＮ−型ドレイン領域５６
をおよそ１０００℃〜１１００℃程度の熱拡散により形
成し、緩やかな濃度勾配で深く拡散層を形成していた。
Ｖ程度）を図るため、低濃度のＮ−型ドレイン領域５６
をおよそ１０００℃〜１１００℃程度の熱拡散により形
成し、緩やかな濃度勾配で深く拡散層を形成していた。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな構成としてもソース−ドレイン間電圧（ＢＶＤＳ：
ＯＦＦ時の耐圧）は高いが、ドレイン電圧及びゲート電
圧が共に高い場合、その動作耐圧であるサステイニング
電圧（ＶSUS ：ＯＮ時の耐圧）は高くできなかった。従
来では、せいぜい３０Ｖ程度が限界であった。
うな構成としてもソース−ドレイン間電圧（ＢＶＤＳ：
ＯＦＦ時の耐圧）は高いが、ドレイン電圧及びゲート電
圧が共に高い場合、その動作耐圧であるサステイニング
電圧（ＶSUS ：ＯＮ時の耐圧）は高くできなかった。従
来では、せいぜい３０Ｖ程度が限界であった。
【０００６】以下、前述したような動作耐圧の低下が発
生するメカニズムについて説明する。
生するメカニズムについて説明する。
【０００７】このようなＮチャネル型高耐圧ＭＯＳトラ
ンジスタでは、図１１、図１２に示すようにドレイン領
域５７をコレクタ（Ｎ＋）、ソース領域５４をエミッタ
（Ｎ＋）及び半導体基板５１をベース（Ｐ）とした横型
バイポーラトランジスタ６０が寄生的に形成される。Ｏ
ＦＦ時の耐圧であるソース−ドレイン間電圧ＢＶＤＳが
高くても動作耐圧ＶSUS が低下するのは、この寄生バイ
ポーラトランジスタ６０がＯＮするために引き起こされ
る。これにより、Ｎチャネル型高耐圧ＭＯＳトランジス
タ動作領域が限定され、全域での動作を困難にさせてい
る。
ンジスタでは、図１１、図１２に示すようにドレイン領
域５７をコレクタ（Ｎ＋）、ソース領域５４をエミッタ
（Ｎ＋）及び半導体基板５１をベース（Ｐ）とした横型
バイポーラトランジスタ６０が寄生的に形成される。Ｏ
ＦＦ時の耐圧であるソース−ドレイン間電圧ＢＶＤＳが
高くても動作耐圧ＶSUS が低下するのは、この寄生バイ
ポーラトランジスタ６０がＯＮするために引き起こされ
る。これにより、Ｎチャネル型高耐圧ＭＯＳトランジス
タ動作領域が限定され、全域での動作を困難にさせてい
る。
【０００８】前記バイポーラトランジスタ６０の動作を
以下に説明する。
以下に説明する。
【０００９】図１１に示すようにゲート電極５３にゲー
ト電圧（ＶG ）（＞Ｖt ：スレッショルド電圧）、ドレ
イン領域５７にコンタクトするドレイン電極（ＶD
）（》ＶG ）の電圧が印加され、ＭＯＳトランジスタ
がＯＮ状態になっている場合、以下に述べる正帰還ルー
プ（図１２参照）が形成される。
ト電圧（ＶG ）（＞Ｖt ：スレッショルド電圧）、ドレ
イン領域５７にコンタクトするドレイン電極（ＶD
）（》ＶG ）の電圧が印加され、ＭＯＳトランジスタ
がＯＮ状態になっている場合、以下に述べる正帰還ルー
プ（図１２参照）が形成される。
【００１０】即ち、ドレイン領域５７近傍の空乏層６
１で加速されたチャネル領域６２の電子により、空乏層
内でアバランシェ増倍が発生し、電子・ホール対が生成
される。前記ホールが、基板内を流れる（基板電流：
ＩSub ）。前記基板電流（ＩSub ）が、半導体基板５
１内に電位勾配を生み、基板電位を上昇させる。ソー
ス領域５４−基板５１間接合が順方向にバイアスされ
る。ソース領域５４から基板５１に電子が注入され
る。注入された電子がドレイン領域５７に到達し、更
にアバランシェ増倍を起こす。
１で加速されたチャネル領域６２の電子により、空乏層
内でアバランシェ増倍が発生し、電子・ホール対が生成
される。前記ホールが、基板内を流れる（基板電流：
ＩSub ）。前記基板電流（ＩSub ）が、半導体基板５
１内に電位勾配を生み、基板電位を上昇させる。ソー
ス領域５４−基板５１間接合が順方向にバイアスされ
る。ソース領域５４から基板５１に電子が注入され
る。注入された電子がドレイン領域５７に到達し、更
にアバランシェ増倍を起こす。
【００１１】このように〜の正帰還が形成されるこ
とにより、大電流が装置内を流れ、装置が破壊される。
とにより、大電流が装置内を流れ、装置が破壊される。
【００１２】従って、Ｎチャネル型高耐圧ＭＯＳトラン
ジスタの設計においては、前述した現象を考慮して条件
設定が行われる。先ず、第１に基板電流（ＩSub ）が大
きくなると動作耐圧（ＶSUS ）が小さくなるので、基板
電流（ＩSub ）を減らすトランジスタ構造とし、第２に
実使用領域での基板電流（ＩSub ）を減らすように条件
を決定する。
ジスタの設計においては、前述した現象を考慮して条件
設定が行われる。先ず、第１に基板電流（ＩSub ）が大
きくなると動作耐圧（ＶSUS ）が小さくなるので、基板
電流（ＩSub ）を減らすトランジスタ構造とし、第２に
実使用領域での基板電流（ＩSub ）を減らすように条件
を決定する。
【００１３】図４は基板電流（ＩSub ）−ゲート電圧
（ＶG ）特性図であり、図において、従来のＮチャネル
型高耐圧ＭＯＳトランジスタ（図中点線で示す。）で
は、基板電流（ＩSub ）のダブルハンプ特性が現れ、特
にゲート電圧（ＶG ）の高い領域での基板電流（ＩSub
）が上昇している。そのため、図５のドレイン電流
（ＩD）−ドレイン電圧（ＶD ）特性図や図６の動作耐
圧を示す特性図に示すように動作耐圧（ＶSUS ）が低か
った。
（ＶG ）特性図であり、図において、従来のＮチャネル
型高耐圧ＭＯＳトランジスタ（図中点線で示す。）で
は、基板電流（ＩSub ）のダブルハンプ特性が現れ、特
にゲート電圧（ＶG ）の高い領域での基板電流（ＩSub
）が上昇している。そのため、図５のドレイン電流
（ＩD）−ドレイン電圧（ＶD ）特性図や図６の動作耐
圧を示す特性図に示すように動作耐圧（ＶSUS ）が低か
った。
【００１４】前述したようなダブルハンプ特性が現れる
のは、高いゲート電圧（ＶG ）領域において、空乏層が
Ｎ＋ドレイン領域近傍まで広がり、そこに電界が集中す
るためである。
のは、高いゲート電圧（ＶG ）領域において、空乏層が
Ｎ＋ドレイン領域近傍まで広がり、そこに電界が集中す
るためである。
【００１５】また、動作耐圧（ＶSUS ）の向上を図るた
め図６に示すようにイオン注入量を増やし、Ｎ−型ドレ
イン領域の濃度を高めることも考えられるが、図中に白
丸で示したように従来の半導体装置では、十分な耐圧の
向上が図れなかった。また、逆に図１０に示すＮ−型ド
レイン領域５６の端部Ａの濃度も上がるため、空乏層が
チャネル領域５５方向に、より広がることによる短チャ
ネル効果の増大、そして基板電流（ＩSub ）のピーク値
の増加によるスナップバック現象の増大、更には、ソー
ス−ドレイン間電圧（ＢＶＤＳ）の低下等の問題が発生
することになり、従来、動作耐圧の向上を図るための有
効な手段がなかった。
め図６に示すようにイオン注入量を増やし、Ｎ−型ドレ
イン領域の濃度を高めることも考えられるが、図中に白
丸で示したように従来の半導体装置では、十分な耐圧の
向上が図れなかった。また、逆に図１０に示すＮ−型ド
レイン領域５６の端部Ａの濃度も上がるため、空乏層が
チャネル領域５５方向に、より広がることによる短チャ
ネル効果の増大、そして基板電流（ＩSub ）のピーク値
の増加によるスナップバック現象の増大、更には、ソー
ス−ドレイン間電圧（ＢＶＤＳ）の低下等の問題が発生
することになり、従来、動作耐圧の向上を図るための有
効な手段がなかった。
【００１６】従って、本発明では動作耐圧の向上を可能
とする半導体装置とその製造方法を提供することを目的
とする。
とする半導体装置とその製造方法を提供することを目的
とする。
【００１７】
【課題を解決するための手段】そこで、本発明の半導体
装置は、少なくとも一導電型の半導体基板上にゲート絶
縁膜を介して形成されたゲート電極と、当該ゲート電極
に隣接するように形成された低濃度の逆導電型ドレイン
領域と、前記ゲート電極の他端から離間され、かつ前記
低濃度の逆導電型ドレイン領域内に含まれる高濃度の逆
導電型ドレイン領域とを有するものにおいて、前記ゲー
ト電極近傍から前記高濃度の逆導電型ドレイン領域間に
またがる領域であって、前記ゲート電極側から前記逆導
電型ドレイン領域側に向かって不純物濃度が高くなるよ
うに中濃度の逆導電型層が形成されていることで、動作
耐圧の向上を図ることを特徴とする。
装置は、少なくとも一導電型の半導体基板上にゲート絶
縁膜を介して形成されたゲート電極と、当該ゲート電極
に隣接するように形成された低濃度の逆導電型ドレイン
領域と、前記ゲート電極の他端から離間され、かつ前記
低濃度の逆導電型ドレイン領域内に含まれる高濃度の逆
導電型ドレイン領域とを有するものにおいて、前記ゲー
ト電極近傍から前記高濃度の逆導電型ドレイン領域間に
またがる領域であって、前記ゲート電極側から前記逆導
電型ドレイン領域側に向かって不純物濃度が高くなるよ
うに中濃度の逆導電型層が形成されていることで、動作
耐圧の向上を図ることを特徴とする。
【００１８】そして、本発明の半導体装置の製造方法
は、少なくとも一導電型の半導体基板上に低濃度の逆導
電型ドレイン領域をイオン注入により形成する工程と、
前記半導体基板全面にゲート絶縁膜を形成する工程と、
全面に導電膜を形成した後にパターニングして少なくと
も前記ドレイン領域上方にオーバーラップするゲート電
極を形成する工程と、少なくとも前記ゲート電極の他端
から離間され、かつ前記低濃度の逆導電型ドレイン領域
内に含まれる高濃度の逆導電型ドレイン領域をイオン注
入により形成する工程と、少なくとも前記ゲート電極近
傍から前記高濃度の逆導電型ドレイン領域間にまたがる
領域であって、前記ゲート電極側から前記逆導電型ドレ
イン領域側に向かって不純物濃度が高くなるように中濃
度の逆導電型層をイオン注入により形成する工程とを有
することを特徴とする。
は、少なくとも一導電型の半導体基板上に低濃度の逆導
電型ドレイン領域をイオン注入により形成する工程と、
前記半導体基板全面にゲート絶縁膜を形成する工程と、
全面に導電膜を形成した後にパターニングして少なくと
も前記ドレイン領域上方にオーバーラップするゲート電
極を形成する工程と、少なくとも前記ゲート電極の他端
から離間され、かつ前記低濃度の逆導電型ドレイン領域
内に含まれる高濃度の逆導電型ドレイン領域をイオン注
入により形成する工程と、少なくとも前記ゲート電極近
傍から前記高濃度の逆導電型ドレイン領域間にまたがる
領域であって、前記ゲート電極側から前記逆導電型ドレ
イン領域側に向かって不純物濃度が高くなるように中濃
度の逆導電型層をイオン注入により形成する工程とを有
することを特徴とする。
【００１９】また、前記中濃度の逆導電型層の形成工程
が、前記ゲート電極を被覆するように形成したホトレジ
ストをマスクにして斜め上方からイオン注入すること
で、ゲート電極近傍から前記高濃度の逆導電型ドレイン
領域間あるいは前記高濃度の逆導電型ソース・ドレイン
領域間にまたがる領域に形成することを特徴とする。
が、前記ゲート電極を被覆するように形成したホトレジ
ストをマスクにして斜め上方からイオン注入すること
で、ゲート電極近傍から前記高濃度の逆導電型ドレイン
領域間あるいは前記高濃度の逆導電型ソース・ドレイン
領域間にまたがる領域に形成することを特徴とする。
【００２０】更に、前記中濃度の逆導電型層の形成工程
が、前記ゲート電極の側壁部に形成したテーパー形状の
側壁絶縁膜を貫通するようにイオン注入することで、ゲ
ート電極近傍から前記高濃度の逆導電型ドレイン領域間
あるいは前記高濃度の逆導電型ソース・ドレイン領域間
にまたがる領域に形成することを特徴とする。
が、前記ゲート電極の側壁部に形成したテーパー形状の
側壁絶縁膜を貫通するようにイオン注入することで、ゲ
ート電極近傍から前記高濃度の逆導電型ドレイン領域間
あるいは前記高濃度の逆導電型ソース・ドレイン領域間
にまたがる領域に形成することを特徴とする。
【００２１】
【発明の実施形態】以下、本発明の半導体装置とその製
造方法の実施形態について図面を参照しながら説明す
る。
造方法の実施形態について図面を参照しながら説明す
る。
【００２２】図３において、本発明の第１の実施形態の
半導体装置は、一導電型の半導体基板、例えばＰ型の半
導体基板１上にゲート絶縁膜３が形成され、当該ゲート
絶縁膜３を介してゲート電極４が形成されている。ま
た、前記ゲート電極４の一端に隣接するように高濃度の
逆導電（Ｎ＋）型ソース領域５が形成され、当該ゲート
電極４下のチャネル領域を介して前記ソース領域５と対
向するように低濃度の逆導電（Ｎ−）型ドレイン領域２
が形成され、更に、前記ゲート電極４の他端から離間さ
れ、かつ前記低濃度のＮ−型ドレイン領域２内に含まれ
るように高濃度の逆導電（Ｎ＋）型ドレイン領域６が形
成されている。そして、中濃度の逆導電（Ｎ）型層７
が、少なくとも前記ゲート電極４から前記高濃度のＮ＋
型ドレイン領域６間にまたがる領域に形成されている。
また、前記Ｎ型層７は、前記基板内の所定深さ位置に不
純物濃度ピークを有し、基板表面に近い領域で不純物濃
度が薄くなるように形成されていることを特徴とする。
半導体装置は、一導電型の半導体基板、例えばＰ型の半
導体基板１上にゲート絶縁膜３が形成され、当該ゲート
絶縁膜３を介してゲート電極４が形成されている。ま
た、前記ゲート電極４の一端に隣接するように高濃度の
逆導電（Ｎ＋）型ソース領域５が形成され、当該ゲート
電極４下のチャネル領域を介して前記ソース領域５と対
向するように低濃度の逆導電（Ｎ−）型ドレイン領域２
が形成され、更に、前記ゲート電極４の他端から離間さ
れ、かつ前記低濃度のＮ−型ドレイン領域２内に含まれ
るように高濃度の逆導電（Ｎ＋）型ドレイン領域６が形
成されている。そして、中濃度の逆導電（Ｎ）型層７
が、少なくとも前記ゲート電極４から前記高濃度のＮ＋
型ドレイン領域６間にまたがる領域に形成されている。
また、前記Ｎ型層７は、前記基板内の所定深さ位置に不
純物濃度ピークを有し、基板表面に近い領域で不純物濃
度が薄くなるように形成されていることを特徴とする。
【００２３】以下、上記半導体装置の製造方法について
説明する。
説明する。
【００２４】先ず、図１に示すようにＰ型のシリコン基
板１にＮ型不純物、例えばリンイオン（31Ｐ＋）をおよ
そ１００ＫｅＶの加速電圧で、およそ６×１０12／ｃｍ
2の注入量でイオン注入し、これをおよそ１１００℃で
２時間熱拡散することにより、Ｎ−型ドレイン領域２を
形成し、その後、前記基板１上を熱酸化しておよそ１０
０ｎｍの膜厚のゲート絶縁膜３を形成する。
板１にＮ型不純物、例えばリンイオン（31Ｐ＋）をおよ
そ１００ＫｅＶの加速電圧で、およそ６×１０12／ｃｍ
2の注入量でイオン注入し、これをおよそ１１００℃で
２時間熱拡散することにより、Ｎ−型ドレイン領域２を
形成し、その後、前記基板１上を熱酸化しておよそ１０
０ｎｍの膜厚のゲート絶縁膜３を形成する。
【００２５】次に、全面に導電膜、例えばポリシリコン
膜を形成した後に、当該ポリシリコン膜を周知のパター
ニング技術を用いてパターニングして、図２に示すよう
に一端が前記Ｎ−型ドレイン領域２上に延在するおよそ
４００ｎｍの膜厚のゲート電極４を形成する。
膜を形成した後に、当該ポリシリコン膜を周知のパター
ニング技術を用いてパターニングして、図２に示すよう
に一端が前記Ｎ−型ドレイン領域２上に延在するおよそ
４００ｎｍの膜厚のゲート電極４を形成する。
【００２６】そして、ホトレジストＦＲ１をマスクにし
て例えばリンイオン（31Ｐ＋）をおよそ８０ＫｅＶの加
速電圧で、およそ６×１０15／ｃｍ2の注入量でイオン
注入し、図２に示すように前記ゲート電極４の一端に隣
接するＮ＋型ソース領域５と、該ゲート電極４の他端か
ら離間され、かつ前記Ｎ−型ドレイン領域２内に含まれ
るＮ＋型ドレイン領域６とを形成する。
て例えばリンイオン（31Ｐ＋）をおよそ８０ＫｅＶの加
速電圧で、およそ６×１０15／ｃｍ2の注入量でイオン
注入し、図２に示すように前記ゲート電極４の一端に隣
接するＮ＋型ソース領域５と、該ゲート電極４の他端か
ら離間され、かつ前記Ｎ−型ドレイン領域２内に含まれ
るＮ＋型ドレイン領域６とを形成する。
【００２７】続いて、前記ゲート電極４上に形成したホ
トレジスト（図示省略）をマスクにして、例えばリンイ
オン（31Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およ
そ２×１０12／ｃｍ2 の注入量でイオン注入し、図３に
示すように前記ゲート電極４の他端から前記Ｎ−型ドレ
イン領域２内に含まれるＮ＋型ドレイン領域６近傍に中
濃度のＮ型層７を形成する。ここで、前記中濃度のＮ型
層７を形成する際に、（ヒ素イオン等に比して）比較的
飛程距離の長いリンイオン（31Ｐ＋）を、（Ｎ＋型ソー
ス・ドレイン領域５，６形成用のイオン注入時の加速エ
ネルギー（８０ＫｅＶ）に比して）比較的高い加速エネ
ルギー（１００ＫｅＶ〜２００ＫｅＶ程度、本実施形態
では、およそ１６０ＫｅＶの加速電圧）でイオン注入す
ることで、当該Ｎ型層７を基板内の所定深さ位置に不純
物濃度ピークを有し、基板表面に近い領域ほど不純物濃
度が薄くなるように形成している。
トレジスト（図示省略）をマスクにして、例えばリンイ
オン（31Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およ
そ２×１０12／ｃｍ2 の注入量でイオン注入し、図３に
示すように前記ゲート電極４の他端から前記Ｎ−型ドレ
イン領域２内に含まれるＮ＋型ドレイン領域６近傍に中
濃度のＮ型層７を形成する。ここで、前記中濃度のＮ型
層７を形成する際に、（ヒ素イオン等に比して）比較的
飛程距離の長いリンイオン（31Ｐ＋）を、（Ｎ＋型ソー
ス・ドレイン領域５，６形成用のイオン注入時の加速エ
ネルギー（８０ＫｅＶ）に比して）比較的高い加速エネ
ルギー（１００ＫｅＶ〜２００ＫｅＶ程度、本実施形態
では、およそ１６０ＫｅＶの加速電圧）でイオン注入す
ることで、当該Ｎ型層７を基板内の所定深さ位置に不純
物濃度ピークを有し、基板表面に近い領域ほど不純物濃
度が薄くなるように形成している。
【００２８】この工程により、チャネル側ドレイン領域
端部の濃度をＮ−型ドレイン領域２により低濃度に保っ
たまま中濃度のＮ型層７でＮ＋型ドレイン領域６を取り
囲むことができる。
端部の濃度をＮ−型ドレイン領域２により低濃度に保っ
たまま中濃度のＮ型層７でＮ＋型ドレイン領域６を取り
囲むことができる。
【００２９】以上説明したように前記高濃度のＮ＋型ド
レイン領域６を中濃度のＮ型層７で取り囲み、Ｎ＋型ド
レイン領域まで空乏層が伸びることのないようにしたこ
とで、図４に実線で示すように本発明の半導体装置はダ
ブルハンプ特性が消え、高いゲート電圧（ＶG ）領域で
の基板電流（ＩSub ）を減少させられる。これにより、
図５、図６に示すように動作耐圧（ＶSUS ）が向上す
る。特に、高いゲート電圧（ＶG ）、高いドレイン電流
（ＩD ）領域での著しい耐圧向上が図れる。
レイン領域６を中濃度のＮ型層７で取り囲み、Ｎ＋型ド
レイン領域まで空乏層が伸びることのないようにしたこ
とで、図４に実線で示すように本発明の半導体装置はダ
ブルハンプ特性が消え、高いゲート電圧（ＶG ）領域で
の基板電流（ＩSub ）を減少させられる。これにより、
図５、図６に示すように動作耐圧（ＶSUS ）が向上す
る。特に、高いゲート電圧（ＶG ）、高いドレイン電流
（ＩD ）領域での著しい耐圧向上が図れる。
【００３０】次に、本発明の第２の実施形態について説
明する。
明する。
【００３１】ここで、第２の実施形態の半導体装置の特
徴は、図７に示すように前記ゲート電極４の一端部（ド
レイン側）から所定間隔（Ｌ）を介して中濃度のＮ型層
７Ａが形成されていることである。このようにゲート電
極４の端部から所定間隔（Ｌ）を介してＮ型層７Ａが形
成されることで、ゲート電極４の端部での電界集中が抑
制されるため、更なる高耐圧化が図れる。
徴は、図７に示すように前記ゲート電極４の一端部（ド
レイン側）から所定間隔（Ｌ）を介して中濃度のＮ型層
７Ａが形成されていることである。このようにゲート電
極４の端部から所定間隔（Ｌ）を介してＮ型層７Ａが形
成されることで、ゲート電極４の端部での電界集中が抑
制されるため、更なる高耐圧化が図れる。
【００３２】また、上記半導体装置の製造方法は、上記
第１の実施形態で説明した図１及び図２での工程後に、
図７に示すようにゲート電極４の一端部（ドレイン側）
から所定間隔オーバーラップするようにホトレジストＦ
Ｒ２を形成した状態で、例えばリンイオン（31Ｐ＋）を
およそ加速電圧１６０ＫｅＶで、およそ２×１０12／ｃ
ｍ2 の注入量でイオン注入することで、前記ゲート電極
４の他端から所定間隔（Ｌ）を存して前記Ｎ−型ドレイ
ン領域２内に含まれるＮ＋型ドレイン領域６近傍に中濃
度のＮ型層７Ａを形成している。従って、このホトレジ
ストＦＲ２を形成する際のゲート電極４とのオーバーラ
ップ量を調整することで、ゲート電極４からの間隔
（Ｌ）を任意に設定できる。
第１の実施形態で説明した図１及び図２での工程後に、
図７に示すようにゲート電極４の一端部（ドレイン側）
から所定間隔オーバーラップするようにホトレジストＦ
Ｒ２を形成した状態で、例えばリンイオン（31Ｐ＋）を
およそ加速電圧１６０ＫｅＶで、およそ２×１０12／ｃ
ｍ2 の注入量でイオン注入することで、前記ゲート電極
４の他端から所定間隔（Ｌ）を存して前記Ｎ−型ドレイ
ン領域２内に含まれるＮ＋型ドレイン領域６近傍に中濃
度のＮ型層７Ａを形成している。従って、このホトレジ
ストＦＲ２を形成する際のゲート電極４とのオーバーラ
ップ量を調整することで、ゲート電極４からの間隔
（Ｌ）を任意に設定できる。
【００３３】以下、上述したようなゲート電極４の一端
部（ドレイン側）から所定間隔を存して中濃度のＮ型層
を形成する場合の他の実施形態について説明する。
部（ドレイン側）から所定間隔を存して中濃度のＮ型層
を形成する場合の他の実施形態について説明する。
【００３４】先ず、第３の実施形態は、図８に示すよう
にゲート電極４を被覆するように形成したホトレジスト
ＰＲ３をマスクにしてＮ型層形成用のイオン注入を斜め
上方より行うことで、上記構成を実現している。
にゲート電極４を被覆するように形成したホトレジスト
ＰＲ３をマスクにしてＮ型層形成用のイオン注入を斜め
上方より行うことで、上記構成を実現している。
【００３５】即ち、第２の実施形態で説明した図７の工
程時において、ゲート電極４を被覆するように形成した
ホトレジストＰＲ３をマスクにして、例えばリンイオン
（31Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およそ２
×１０12／ｃｍ2 の注入量で斜め上方からイオン注入す
ることで、前記ホトレジストＰＲ３の端部から基板表面
に斜めにイオン注入されるため、ゲート電極４の一端か
ら所定間隔（Ｌ）を存しながら、当該ゲート電極４の近
傍から前記Ｎ−型ドレイン領域２内に含まれるＮ＋型ド
レイン領域６間にまたがって、ゲート電極４の近傍から
Ｎ＋型ドレイン領域６に向かうにしたがって不純物濃度
が高くなるように中濃度のＮ型層７Ｂを形成する。
程時において、ゲート電極４を被覆するように形成した
ホトレジストＰＲ３をマスクにして、例えばリンイオン
（31Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およそ２
×１０12／ｃｍ2 の注入量で斜め上方からイオン注入す
ることで、前記ホトレジストＰＲ３の端部から基板表面
に斜めにイオン注入されるため、ゲート電極４の一端か
ら所定間隔（Ｌ）を存しながら、当該ゲート電極４の近
傍から前記Ｎ−型ドレイン領域２内に含まれるＮ＋型ド
レイン領域６間にまたがって、ゲート電極４の近傍から
Ｎ＋型ドレイン領域６に向かうにしたがって不純物濃度
が高くなるように中濃度のＮ型層７Ｂを形成する。
【００３６】このように第３の実施形態では、前記ホト
レジストＰＲ３をマスクに斜め上方からイオン注入する
ことで、図８に示す断面図の紙面に対して右斜め上方か
らしがイオン注入されないゲート電極４側と、同じく紙
面に対して右斜め上方及び左斜め上方からもイオン注入
される領域とで、一度のイオン注入工程で前記ゲート電
極４の近傍からＮ＋型ドレイン領域６に向かうにしたが
って不純物濃度が高くなるように中濃度のＮ型層７Ｂを
形成することができ、ゲート電極４近傍での電界集中を
低減でき、高耐圧化が図れる。
レジストＰＲ３をマスクに斜め上方からイオン注入する
ことで、図８に示す断面図の紙面に対して右斜め上方か
らしがイオン注入されないゲート電極４側と、同じく紙
面に対して右斜め上方及び左斜め上方からもイオン注入
される領域とで、一度のイオン注入工程で前記ゲート電
極４の近傍からＮ＋型ドレイン領域６に向かうにしたが
って不純物濃度が高くなるように中濃度のＮ型層７Ｂを
形成することができ、ゲート電極４近傍での電界集中を
低減でき、高耐圧化が図れる。
【００３７】ここで、斜め上方からのイオン注入角度
（本実施形態では、ゲート電極４の垂直方向から３０度
傾けてイオン注入している。）を任意に調整すること
で、ゲート電極４近傍からＮ＋型ドレイン領域６間にま
たがって形成されるＮ型層７Ｂの不純物濃度を任意に細
かく階層分けできる。
（本実施形態では、ゲート電極４の垂直方向から３０度
傾けてイオン注入している。）を任意に調整すること
で、ゲート電極４近傍からＮ＋型ドレイン領域６間にま
たがって形成されるＮ型層７Ｂの不純物濃度を任意に細
かく階層分けできる。
【００３８】続いて、第４の実施形態について説明す
る。
る。
【００３９】ここで、第４の実施形態の特徴は、図９に
示すようにゲート電極４を形成した後に、当該ゲート電
極４の側壁部を被覆するようにテーパー形状の側壁絶縁
膜８を形成し、この側壁絶縁膜８とゲート電極４をマス
クにしてＮ型層形成用のイオン注入を行うことで、上記
構成を実現したことである。
示すようにゲート電極４を形成した後に、当該ゲート電
極４の側壁部を被覆するようにテーパー形状の側壁絶縁
膜８を形成し、この側壁絶縁膜８とゲート電極４をマス
クにしてＮ型層形成用のイオン注入を行うことで、上記
構成を実現したことである。
【００４０】即ち、第１の実施形態で説明した図３の工
程後に、ゲート絶縁膜３上のゲート電極４を被覆するよ
うにＣＶＤ法により絶縁膜を形成した後に、当該絶縁膜
を等方性エッチングすることで、ゲート電極４の側壁部
に緩やかなテーパー形状の側壁絶縁膜８を形成する。
程後に、ゲート絶縁膜３上のゲート電極４を被覆するよ
うにＣＶＤ法により絶縁膜を形成した後に、当該絶縁膜
を等方性エッチングすることで、ゲート電極４の側壁部
に緩やかなテーパー形状の側壁絶縁膜８を形成する。
【００４１】そして、前記ゲート電極４をマスクにし
て、前記側壁絶縁膜８を貫通するように、例えばリンイ
オン（31Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およ
そ２×１０12／ｃｍ2 の注入量でイオン注入すること
で、前記側壁絶縁膜８の膜厚に応じてゲート電極４近傍
からＮ＋型ドレイン領域６に向かうにしたがって不純物
濃度が高くなるように中濃度のＮ型層７Ｃを形成する。
て、前記側壁絶縁膜８を貫通するように、例えばリンイ
オン（31Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およ
そ２×１０12／ｃｍ2 の注入量でイオン注入すること
で、前記側壁絶縁膜８の膜厚に応じてゲート電極４近傍
からＮ＋型ドレイン領域６に向かうにしたがって不純物
濃度が高くなるように中濃度のＮ型層７Ｃを形成する。
【００４２】このように第４の実施形態では、第２，第
３の実施形態のようにホトレジストＰＲ２，ＰＲ３を用
いる代わりにゲート電極４の側壁部に形成したテーパー
形状の側壁絶縁膜８の膜厚差を利用しているため、ホト
レジストＰＲ２，ＰＲ３を用いるような場合に懸念され
るマスク合わせずれに対するＮ型層の形成位置合わせマ
ージンを確保できる。尚、本実施形態では、絶縁膜を等
方性エッチングすることで側壁絶縁膜を形成している
が、異方性エッチングすることで側壁絶縁膜を形成して
も良い。
３の実施形態のようにホトレジストＰＲ２，ＰＲ３を用
いる代わりにゲート電極４の側壁部に形成したテーパー
形状の側壁絶縁膜８の膜厚差を利用しているため、ホト
レジストＰＲ２，ＰＲ３を用いるような場合に懸念され
るマスク合わせずれに対するＮ型層の形成位置合わせマ
ージンを確保できる。尚、本実施形態では、絶縁膜を等
方性エッチングすることで側壁絶縁膜を形成している
が、異方性エッチングすることで側壁絶縁膜を形成して
も良い。
【００４３】更に、上述した各々の実施形態では、片側
ＬＤＤ構造の（ドレイン側のみ、低濃度ドレイン領域と
高濃度ドレイン領域とを有する）半導体装置に本発明を
適用した例を紹介したが、本発明を両側ＬＤＤ構造の
（ソース・ドレイン側ともに、低濃度ドレイン領域と高
濃度ドレイン領域とを有する）半導体装置に適用するも
のであっても構わない。
ＬＤＤ構造の（ドレイン側のみ、低濃度ドレイン領域と
高濃度ドレイン領域とを有する）半導体装置に本発明を
適用した例を紹介したが、本発明を両側ＬＤＤ構造の
（ソース・ドレイン側ともに、低濃度ドレイン領域と高
濃度ドレイン領域とを有する）半導体装置に適用するも
のであっても構わない。
【００４４】更に言えば、上述した各々の実施形態で
は、本発明をＮチャネル型ＭＯＳトランジスタに適用し
た例を紹介したが、本発明をＰチャネル型ＭＯＳトラン
ジスタに適用するものであっても構わない。
は、本発明をＮチャネル型ＭＯＳトランジスタに適用し
た例を紹介したが、本発明をＰチャネル型ＭＯＳトラン
ジスタに適用するものであっても構わない。
【００４５】また、図示した説明は省略するが、Ｎ型層
の形成方法としてドレイン領域上に不純物が含有された
膜を形成し、当該膜から不純物を染み出し拡散させる方
法を採用しても良い。
の形成方法としてドレイン領域上に不純物が含有された
膜を形成し、当該膜から不純物を染み出し拡散させる方
法を採用しても良い。
【００４６】更に、前述した実施形態のようにホトレジ
ストＰＲ２，ＰＲ３や側壁絶縁膜８を用いることなく、
ゲート電極４をマスクにしてＮ型層形成用のイオン注入
を当該ゲート電極４の斜め上方から行うものであっても
構わない。
ストＰＲ２，ＰＲ３や側壁絶縁膜８を用いることなく、
ゲート電極４をマスクにしてＮ型層形成用のイオン注入
を当該ゲート電極４の斜め上方から行うものであっても
構わない。
【００４７】
【発明の効果】本発明によれば、ゲート電極から当該ゲ
ート電極の他端から離間され、かつ低濃度の逆導電型ド
レイン領域内に含まれる高濃度の逆導電型ドレイン領域
間にまたがる領域において、前記ゲート電極から高濃度
の逆導電型ドレイン領域に向かって不純物濃度が高くな
るように中濃度の逆導電型層を形成することで、動作耐
圧の向上が図れる。
ート電極の他端から離間され、かつ低濃度の逆導電型ド
レイン領域内に含まれる高濃度の逆導電型ドレイン領域
間にまたがる領域において、前記ゲート電極から高濃度
の逆導電型ドレイン領域に向かって不純物濃度が高くな
るように中濃度の逆導電型層を形成することで、動作耐
圧の向上が図れる。
【図１】本発明の第１の実施形態の半導体装置の製造方
法を示す第１の断面図である。
法を示す第１の断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方
法を示す第２の断面図である。
法を示す第２の断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造方
法を示す第３の断面図である。
法を示す第３の断面図である。
【図４】本発明の半導体装置及び従来の半導体装置のお
のおのの基板電流（ＩSub ）−ゲート電圧（ＶG ）特性
を示す図である。
のおのの基板電流（ＩSub ）−ゲート電圧（ＶG ）特性
を示す図である。
【図５】本発明の半導体装置及び従来の半導体装置のド
レイン電流（ＩD ）−ドレイン電圧（ＶD ）特性を示す
図である。
レイン電流（ＩD ）−ドレイン電圧（ＶD ）特性を示す
図である。
【図６】本発明の半導体装置及び従来の半導体装置の動
作耐圧を示す図である。
作耐圧を示す図である。
【図７】本発明の第２の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図８】本発明の第３の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図９】本発明の第４の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図１０】従来の半導体装置を示す断面図である。
【図１１】従来の動作耐圧低下のメカニズムを説明する
ための半導体装置の断面図である。
ための半導体装置の断面図である。
【図１２】従来の寄生バイポーラトランジスタの等価回
路を示す図である。
路を示す図である。
【図１３】従来の動作耐圧低下のメカニズムを説明する
ための正帰還ループを示す図である。
ための正帰還ループを示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 ▲たく▼也 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F140 AA20 AA25 BA01 BF01 BF04 BG08 BG53 BH13 BH15 BH17 BH18 BH30 BK02 BK13 BK21 BK22
Claims (7)
- 【請求項１】 一導電型の半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、 前記ゲート電極の一端に隣接する高濃度の逆導電型ソー
ス領域と、 前記チャネル領域を介して前記ソース領域と対向して形
成された低濃度の逆導電型ドレイン領域と、 前記ゲート電極の他端から離間され、かつ前記低濃度の
逆導電型ドレイン領域内に含まれる高濃度の逆導電型ド
レイン領域と、 少なくとも前記ゲート電極近傍から前記高濃度の逆導電
型ドレイン領域間にまたがる領域であって、前記ゲート
電極側から前記逆導電型ドレイン領域側に向かって不純
物濃度が高くなるように中濃度の逆導電型層が形成され
ていることを特徴とする半導体装置。 - 【請求項２】 一導電型の半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、 前記ゲート電極の一端に隣接する低濃度の逆導電型ソー
ス・ドレイン領域と、 前記ゲート電極から離間され、かつ前記低濃度の逆導電
型ソース・ドレイン領域内に含まれる高濃度の逆導電型
ソース・ドレイン領域と、 少なくとも前記ゲート電極近傍から前記高濃度の逆導電
型ドレイン領域間にまたがる領域であって、前記ゲート
電極側から前記逆導電型ドレイン領域側に向かって不純
物濃度が高くなるように中濃度の逆導電型層が形成され
ていることを特徴とする半導体装置。 - 【請求項３】 前記中濃度の逆導電型層が、前記ゲート
電極から前記高濃度の逆導電型ドレイン領域間あるいは
前記高濃度の逆導電型ソース・ドレイン領域間にまたが
る領域に形成されていることを特徴とする請求項１ある
いは請求項２に記載の半導体装置。 - 【請求項４】 一導電型の半導体基板上に低濃度の逆導
電型ドレイン領域をイオン注入により形成する工程と、 前記半導体基板全面にゲート絶縁膜を形成する工程と、 全面に導電膜を形成した後にパターニングして少なくと
も前記ドレイン領域上方にオーバーラップするゲート電
極を形成する工程と、 前記ゲート電極の一端に隣接する高濃度の逆導電型ソー
ス領域と、前記ゲート電極の他端から離間され、かつ前
記低濃度の逆導電型ドレイン領域内に含まれる高濃度の
逆導電型ドレイン領域とをイオン注入により形成する工
程と、 少なくとも前記ゲート電極近傍から前記高濃度の逆導電
型ドレイン領域間にまたがる領域であって、前記ゲート
電極側から前記逆導電型ドレイン領域側に向かって不純
物濃度が高くなるように中濃度の逆導電型層をイオン注
入により形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項５】 一導電型の半導体基板上に低濃度の逆導
電型ソース・ドレイン領域をイオン注入により形成する
工程と、 前記半導体基板全面にゲート絶縁膜を形成する工程と、 全面に導電膜を形成した後にパターニングして少なくと
も前記ソース・ドレイン領域上方にオーバーラップする
ゲート電極を形成する工程と、 前記ゲート電極から離間され、かつ前記低濃度の逆導電
型ソース・ドレイン領域内に含まれる高濃度の逆導電型
ソース・ドレイン領域とをイオン注入により形成する工
程と、 少なくとも前記ゲート電極近傍から前記高濃度の逆導電
型ドレイン領域間にまたがる領域であって、前記ゲート
電極側から前記逆導電型ドレイン領域側に向かって不純
物濃度が高くなるように中濃度の逆導電型層をイオン注
入により形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項６】 前記中濃度の逆導電型層の形成工程が、
前記ゲート電極を被覆するように形成したホトレジスト
をマスクにして斜め上方からイオン注入することで、ゲ
ート電極近傍から前記高濃度の逆導電型ドレイン領域間
あるいは前記高濃度の逆導電型ソース・ドレイン領域間
にまたがる領域に形成することを特徴とする請求項４あ
るいは請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記中濃度の逆導電型層の形成工程が、
前記ゲート電極の側壁部に形成したテーパー形状の側壁
絶縁膜を貫通するようにイオン注入することで、ゲート
電極近傍から前記高濃度の逆導電型ドレイン領域間ある
いは前記高濃度の逆導電型ソース・ドレイン領域間にま
たがる領域に形成することを特徴とする請求項４あるい
は請求項５に記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001061440A JP4030269B2 (ja) | 2001-03-06 | 2001-03-06 | 半導体装置とその製造方法 |
| US09/837,397 US6740932B2 (en) | 2001-03-06 | 2001-04-18 | Semiconductor device for improving sustaining voltage |
| KR10-2001-0022289A KR100398016B1 (ko) | 2001-03-06 | 2001-04-25 | 반도체 장치와 그 제조 방법 |
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