CN109787208B - 高压静电保护电路及其低压源极触发静电电流放电电路 - Google Patents

Abstract

本发明涉及一种高压静电保护电路及其低压源极触发静电电流放电电路，该低压源极触发静电电流放电电路由多个低压基板隔离型晶体管串联而成，其串联后总击穿电压可适用于高压系统电源；各低压基板隔离型晶体管的源极与该高压静电保护电路的开关电路连接，而不与基板连接，以改善触发效率；各低压基板隔离型晶体管的漏极还与栅极的栅极绝缘层侧壁保持一定间隔，以提高静电放电耐压度；当静电发生时，该开关电路触发各低压基板隔离型晶体管导通，顺利排除静电电流。

Description

高压静电保护电路及其低压源极触发静电电流放电电路

技术领域

本发明涉及一种高压静电保护电路，特别涉及一种具低压源极触发静电电流放电电路的高压静电保护电路。

背景技术

在使用高压电压源的集成电路中，通常会在该集成电路的输出、入端设计有高压静电保护电路，防止静电通过输出、入端放电至该集成电路的内部，造成电路损坏。

请参照图7所示，是一种常见的高压静电保护电路，其包括静电检测电路50及高压的栅极触发型晶体管60，该栅极触发型晶体管60与该静电检测电路50并联，且连接于该高压电压源的高电压端HV_VCC与低电压端HV_VSS之间；当静电产生时，由该静电检测电路50首先检知，并透过栅极G触发该栅极触发型晶体管60导通，令静电电流经由该导通的栅极触发型晶体管60排除。然而，该高压的栅极触发型晶体管60本身为高压MOS元件，故其触发电压较高，不易保护内部高压电路元件，再加上其内阻较高，使得导通后，静电电流排除速度慢，而有必要对其进一步改进。

发明内容

针对上述集成电路使用的高压静电保护电路的缺点，本发明主要目的是提供一种高压静电保护电路及其低压源极触发静电电流放电电路。

为达到上述目的，本发明所述的高压静电保护电路包括：

静电检测电路；

低压源极触发静电电流放电电路，其与该静电检测电路并联，且由多个低压基板隔离型晶体管串联而成；其中各该低压基板隔离型晶体管的源极不与基板连接，而该低压源极触发静电电流放电电路的击穿电压为该些低压基板隔离型晶体管的击穿电压的总和；其中各该低压基板隔离型晶体管于该基板上形成栅极、漏极掺杂区及源极掺杂区；其中该栅极包括栅极绝缘层侧壁，而该漏极掺杂区及该源极掺杂区分别位于该栅极两侧，且该漏极掺杂区距该栅极最近的一侧至该栅极的栅极绝缘层侧壁之间保持一定间隔；以及

开关电路，包括多个半导体开关元件，各该半导体开关元件分别连接于该静电检测电路及其对应低压基板隔离型晶体管之间，受该静电检测电路触发而触发其对应低压基板隔离型晶体管导通；其中各该半导体开关元件的源极连接至该基板。

上述本发明高压静电保护电路主要使用低压基板隔离型晶体管作为静电电流放电路径，由于各低压基板隔离型晶体管的击穿电压无法适用于高压系统电源中，故将多个低压基板隔离型晶体管(例如5VISO-GRNMOS)进行串连，以构成低压源极触发静电电流放电电路，其击穿电压为该些低压基板隔离型晶体管的击穿电压的总和，可适用于高压系统电源；同时，为避免各低压基板隔离型晶体管的漏极对基板的耐压不足和来自基板的噪声干扰而误触发，其源极不直接与基板连接，但与该开关电路连接；这样，当该静电检测电路检测到静电产生，即可通过触发该开关电路一并触发各低压基板隔离型晶体管导通，顺利排除静电电流；其次，由于各低压基板隔离型晶体管的漏极掺杂区与栅极的栅极绝缘层侧壁保持一定间隔，其高静电放电耐压度也可以相对提高。

其次，本发明所述低压源极触发静电电流放电电路包括：多个相互串联的低压基板隔离型晶体管；其中各该低压基板隔离型晶体管的源极不与基板连接，而该低压源极触发静电电流放电电路的击穿电压为该些低压基板隔离型晶体管的击穿电压的总和；其中各该低压基板隔离型晶体管在基板上形成栅极、漏极掺杂区及源极掺杂区；其中该栅极包括栅极绝缘层侧壁，而该漏极掺杂区及该源极掺杂区分别位于该栅极两侧，且该漏极掺杂区距该栅极最近的一侧至该栅极的栅极绝缘层侧壁之间保持一定间隔。

由上述说明可知，本发明的低压源极触发静电电流放电电路为了适用于高压系统电源中，将多个低压基板隔离型晶体管(例如5VISO-GRNMOS)进行串连，以构成低压源极触发静电电流放电电路，其击穿电压为该些低压基板隔离型晶体管的击穿电压的总和；同时为避免各低压基板隔离型晶体管的漏极对基板的耐压不足和来自基板的噪声干扰而误触发，其源极不直接与基板连接，并使各低压基板隔离型晶体管的漏极掺杂区与栅极的栅极绝缘层侧壁保持一定间隔，以提高其高静电放电耐压度。

附图说明

图1：是本发明的高压静电保护电路的第一较佳实施例的电路图。

图2：是图1中低压源极触发静电电流放电电路的半导体结构图。

图3：是图1中低压源极触发静电电流放电电路中半导体元件以及开关电路中的半导体开关元件的半导体结构图。

图4：是本发明的高压静电保护电路的第二较佳实施例的电路图。

图5A及5B：是图4中低压源极触发静电电流放电电路的半导体结构图。

图6：是图4中低压源极触发静电电流放电电路中半导体元件以及开关电路中半导体开关元件的半导体结构图。

图7：是现有技术的高压静电保护电路的电路图。

其中，附图标记：

10静电检测电路 11反相器

111第二高压PMOS晶体管 112第二高压NMOS晶体管

20低压源极触发静电电流放电电路 21、21’低压基板隔离型晶体管

211、211’半导体结构 212基板

213N型深阱 213aN型掺杂区

214P阱区 215漏极掺杂区

215a金属硅化物层 216源极掺杂区

216a金属硅化物层 217源极掺杂区

218栅极绝缘层侧壁 221基板

222N型埋层 223高压P阱区

224P阱区 225高压N阱区

225aN型掺杂区 225b绝缘层

30开关电路 31半导体开关元件

311半导体结构 50静电检测电路

60栅极触发型晶体管

具体实施方式

本发明针对高压静电保护电路进行改进，下面配合附图详细说明本发明所公开的高压静电保护电路的电路特征及技术效果。

首先请参照图1所示，本发明的高压静电保护电路的第一较佳实施例，其包括静电检测电路10、低压源极触发静电电流放电电路20及开关电路30；其中该低压源极触发静电电流放电电路20与该静电检测电路10并联，该开关电路30连接该静电检测电路10和该低压源极触发静电电流放电电路20。

于本实施例，如图1所示，静电检测电路10包括电阻R1、电容C及反相器11；其中该电阻R1与电容C串联，而该反相器11再与串连的电阻R1和电容C并联，且该反相器11的输入端I/P与该电阻R1及电容C的串联节点N1连接，而其输出端O/P则与该开关电路30连接。

于本实施例，如图1所示，该电容C为第一高压PMOS晶体管，其栅极G与高压系统电源的低电位端HV_VSS连接；而该反相器11包括第二高压PMOS晶体管111及第二高压NMOS晶体管112，该第二高压PMOS晶体管111的源极S与该高压系统电源的高电位端HV_VCC连接，而该第二高压NMOS晶体管112的源极S与该高压系统电源的低电位端HV_VSS连接，且其栅极G与该第二高压PMOS元件111的栅极G连接，并与该反相器11的输入端I/P连接，该第二高压NMOS元件112的漏极D还与第二高压PMOS元件的漏极D连接，并与该反相器11的输出端O/P连接。

如图1所示，于本实施例，该低压源极触发静电电流放电电路20包括多个低压基板隔离型晶体管21，且该些低压基板隔离型晶体管21相互串联；其中各该低压基板隔离型晶体管21的源极B不与基板连接，而与该开关电路30连接。由于该低压源极触发静电电流放电电路20由该些低压基板隔离型晶体管21相互串联所构成，故其击穿电压即为该些串联的低压基板隔离型晶体管21的击穿电压的总和，而可依据所使用高压系统电源的电压范围，决定该该低压源极触发静电电流放电电路20的击穿电压，并由此击穿电压决定串联低压基板隔离型晶体管21的数量；换言之，串联不同数量即可决定该低压源极触发静电电流放电电路20的触发电压V_t及击穿电压V_B，如表1所示，其中数据为该低压基板隔离型晶体管选用5V隔离型栅极电阻接地NMOS晶体管(Ioslated-GateResistance NMOS；ISO-GRNMOS)的电压数据。

表1：

5VISO-GRNMOS数量	触发电压V<sub>t</sub>(V)	击穿电压V<sub>B</sub>(V)
			2	16.1	22
3	25.24	33
			4	34.38	44
5	48.53	55
			6	60.55	66

于本实施例，再配合图2所示，各该低压基板隔离型晶体管21为低压NMOS晶体管，各该低压NMOS晶体管的半导体结构211形成于P型基板212中，该P型基板212对应各该低压NMOS晶体管的元件区域内先形成N型深阱213(DEEP N-WELL)，再于该N型深阱213中形成P阱区214(P-WELL)；该各该低压NMOS晶体管的漏极掺杂区215、源极掺杂区216及源极掺杂区217则分别形成于该P阱区214中；各该低压NMOS晶体管的该栅极G还形成于P阱区214上，并位于该漏极掺杂区215及该源极掺杂区216之间；其中该漏极掺杂区215及该源极掺杂区216分别位于与该栅极G的两侧，且该漏极掺杂区215距该栅极G最近的一侧至该栅极G的栅极绝缘层侧壁218之间保持间隔d；此外，该源极掺杂区216距该栅极G最近的一侧至该栅极G的栅极绝缘层侧壁218之间也可以保持间隔d；该源极掺杂区217则形成于该源极掺杂区216的另一侧，以提升触发效率。此外，在低压基板隔离型晶体管21的半导体结构211中，其漏极掺杂区215与及源极掺杂区216分别上形成金属硅化物215a、216a，且该漏极掺杂区215上的金属硅化物215a不全面覆盖该漏极掺杂区215，而仅部分覆盖该漏极掺杂区215。

因此，各该低压基板隔离型晶体管21的半导体结构211形成于该P型基板212的P阱区214中，且该P阱区214被该N型深阱213包围，而与该P型基板212隔离，故各该低压NMOS晶体管21的源极B不与该基板212连接，有效提高该低压NMOS晶体管的耐压以及阻隔来自该基板212的干扰，避免误触发；各该低压NMOS晶体管的漏极掺杂区215及源极掺杂区216分别位在该栅极G的两侧，且分别与最近的该栅极G栅极绝缘层侧壁218保持一定间隔d，通过漏极D拉开与该栅极G的多晶硅层的距离，或漏极D及源极S与分别拉开与该栅极G的多晶硅层的距离，来提高静电放电耐压度。

各该低压NMOS晶体管的栅极G还与其源极S连接，其源极B与该开关电路30连接，其漏极D与前一级低压基板隔离型晶体管21的源极S连接，除了该低压源极触发静电电流放电电路20的第一级低压NMOS晶体管21的漏极D与该高压系统电源的高压端HV_VCC连接，以及最后一级低压NMOS晶体管21的源极S与该高压系统电源的低压端HV_VSS连接。再者，各该低压NMOS晶体管的栅极G与该源极S之间可进一步连接有电阻R2。

于本实施例，如图1所示，该开关电路30包括多个半导体开关元件31，各半导体开关元件31与该静电检测电路10及对应低压基板隔离型晶体管21连接，并受该静电检测电路10触发而触发其对应低压基板隔离型晶体管21导通。各该半导体开关元件31为第一高压NMOS晶体管，以连接至该第一级低压NMOS晶体管21的第一个半导体开关元件31为例，如图3所示，其半导体结构311形成于该P型基板212中，使其源极B_H直接与该基板212连接，其漏极D_H形成于轻掺杂区域NDD中，且该漏极D_H与栅极G_H一同与该静电检测电路10的输出端O/P连接，其源极S_H则与其对应低压NMOS晶体管的源极B连接。

以上为本发明高压静电防护电路的第一较佳实施例的电路图说明，以下进一步说明该高压静电防护电路的电路动作。

如图1所示，当产生静电时，作为电容C的第一高压PMOS元件视为短路，将该反相器11的输入端I/P电压拉低至该高压系统电源的低电位HV_VSS；此时，该第二高压PMOS晶体管111导通，而该第二高压NMOS晶体管112不导通，故该反相器11的输出端O/P电压会拉升至该高压系统电源的高电位HV_VCC，如此使得该开关电路30的各该第一高压NMOS晶体管导通，各导通的第一高压NMOS晶体管会触发其对应的低压NMOS晶体管21的源极B，使所有的低压NMOS晶体管21导通；如此，该低压源极触发静电电流放电电路20即构成一条静电放电电流路径，顺利将静电电流排除。

请参照图4所示，为本发明公开的高压静电保护电路的第二较佳实施例，其与第一较佳实施例大致相同，都同样包括静电检测电路10、低压源极触发静电电流放电电路20’及开关电路30；其不同之处在于，该低压源极触发静电电流放电电路20’包括多个低压基板隔离型晶体管21’，且该些低压基板隔离型晶体管21’相互串联；各该低压基板隔离型晶体管21’可为低压NMOS晶体管。再配合图5A及图5B所示，各该低压NMOS晶体管的半导体结构211’形成于P型基板221中，该P型基板221对应各该低压NMOS晶体管的元件区域内先形成N型埋层222(N+BuriedLayer；NBL)，再于该N型埋层222上形成高压P阱区223，最后于该高压P阱区223中形成P阱区224；其中该N型埋层222上方与该高压P阱区223的外侧形成高压N阱区225；该各该低压NMOS晶体管的漏极掺杂区215、源极掺杂区216及源极掺杂区217分别形成于该P阱区224中；各该低压NMOS晶体管的该栅极G还形成于P阱区224上，并位于该漏极掺杂区215及该源极掺杂区216之间；其中该漏极掺杂区215及该源极掺杂区216分别位于与该栅极G的两侧，该漏极掺杂区215距该栅极G最近的一侧至该栅极G的栅极绝缘层侧壁218之间保持间隔d；此外，该源极掺杂区216距该栅极最近的一侧至该栅极G的栅极绝缘层侧壁218之间也可以保持间隔d；该源极掺杂区217形成于该源极掺杂区216的一侧，以提升触发效率。此外，在本实施例的各半导体结构211’中，其漏极掺杂区215与源极掺杂区216分别上形成有金属硅化物215a、216a，且该漏极掺杂区215上的金属硅化物215a不全面覆盖该漏极掺杂区215，而仅部分覆盖该漏极掺杂区215。

因此，各该低压基板隔离型晶体管21’的半导体结构211形成于该P型基板221的P阱区224中，且该P阱区224被该高压P阱区223、高压N阱区225及该N型埋层222所包围，而与该P型基板221隔离，故各该低压NMOS晶体管21’的源极B同样不与该基板221连接，有效提高该低压NMOS晶体管的耐压以及阻隔来自该基板221的干扰；各该低压NMOS晶体管的漏极掺杂区215及源极掺杂区216分别位在该栅极G的两侧，且分别与最近的该栅极G栅极绝缘层侧壁218保持间隔d，通过漏极D拉开与该栅极G的多晶硅层的距离，或漏极D及源极S分别与拉开与该栅极G的多晶硅层的距离，来提高静电放电耐压度。

除了第一级低压NMOS晶体管21’的漏极D与该高压系统电源的高压端HV_VCC连接，以及最后一级低压NMOS晶体管21’的源极S与该高压系统电源的低压端HV_VSS连接之外，各该低压NMOS晶体管的栅极G与其源极S及源极B连接，该源极B进一步与该开关电路30连接，其漏极D与前一级低压基板隔离型晶体管21’的源极S连接。此外，该高压N阱区225形成N型掺杂区225a，与该高压P阱区223之间形成绝缘层225b，各该低压NMOS晶体管21’的漏极D进一步与该N型掺杂区225a连接。再者，各该低压NMOS晶体管的栅极G与该源极S之间可进一步连接有电阻R2。

于本实施例，如图4所示，该开关电路30包括多个半导体开关元件31，各半导体开关元件31与该静电检测电路10及对应低压基板隔离型晶体管21’连接，并受该静电检测电路10触发而触发其对应低压基板隔离型晶体管21’导通。各该半导体开关元件31为第一高压NMOS晶体管，以连接至该第一级低压NMOS晶体管21的第一颗半导体开关元件31为例，如图6所示，其半导体结构311成形于该P型基板221中，并使其源极B_H直接与该基板221连接，其漏极D_H形成于轻掺杂区域NDD中，且该漏极D_H与栅极G_H同时与该静电检测电路10的输出端O/P连接，其源极S_H则与其对应低压NMOS晶体管的源极B连接。

以上为本发明高压静电防护电路的第二较佳实施例的电路图说明，以下将进一步说明该高压静电防护电路的电路动作。

如图4所示，当静电产生时，作为电容C的第一高压PMOS元件视为短路，将该反相器11的输入端I/P电压拉低至该高压系统电源的低电位HV_VSS；此时，该第二高压PMOS晶体管111导通，而该第二高压NMOS晶体管112不导通，故该反相器11的输出端O/P电压会拉升至该高压系统电源的高电位HV_VCC，如此使得该开关电路30的各该第一高压NMOS晶体管导通，各导通的第一高压NMOS晶体管会触发其对应的低压NMOS晶体管21’的源极B，使所有的低压NMOS晶体管21’导通；如此，该低压源极触发静电电流放电电路20’即构成静电放电电流路径，顺利将静电电流排除。

综上所述，上述本发明高压静电保护电路主要使用低压基板隔离型晶体管作静电电流放电路径，由于各低压基板隔离型晶体管的击穿电压无法适用于高压系统电源中，故将多个低压基板隔离型晶体管进行串连，以构成低压源极触发静电电流放电电路，其击穿电压为该些低压基板隔离型晶体管的击穿电压的总和，而可以适用于高压系统电源；然而，为避免各低压基板隔离型晶体管的漏极对基板的耐压不足与来自基板的噪声干扰而误触发，其源极不直接与基板连接，但与该开关电路连接；如此，当该静电检测电路检测到静电发生，即可透过触发该开关电路一并触发各低压基板隔离型晶体管导通，顺利排除静电电流；此外，由于各低压基板隔离型晶体管的漏极掺杂区与栅极的栅极绝缘层侧壁分别间保持一定间隔，或漏极及源极掺杂区分别与栅极的栅极绝缘层侧壁分别间保持一定间隔，其高静电放电耐压度也可以相对提高。

以上所述仅是本发明的实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以实施例揭露如上，然而并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容作出些许改进或完善为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与完善，均仍属于本发明技术方案的范围内。

Claims (13)

1.一种具有低压源极触发静电电流放电电路的高压静电保护电路，其特征在于，包括：

静电检测电路；

低压源极触发静电电流放电电路，与该静电检测电路并联，且由多个低压基板隔离型晶体管串联而成；其中各该低压基板隔离型晶体管的源极不与基板连接，而该低压源极触发静电电流放电电路的击穿电压为该些低压基板隔离型晶体管的击穿电压的总和；其中各该低压基板隔离型晶体管在该基板上形成栅极、漏极掺杂区及源极掺杂区；其中该栅极包括栅极绝缘层侧壁，而该漏极掺杂区及该源极掺杂区分别位于该栅极两侧，且该漏极掺杂区距该栅极最近的一侧至该栅极的栅极绝缘层侧壁之间保持一定间隔，及该源极掺杂区距该栅极最近的一侧至该栅极的栅极绝缘层侧壁之间保持一定间隔；以及

开关电路，包括多个半导体开关元件，分别连接于该静电检测电路及其对应低压基板隔离型晶体管之间，受该静电检测电路触发而触发其对应低压基板隔离型晶体管导通；其中各该半导体开关元件的源极连接至该基板。

2.如权利要求1所述的高压静电保护电路，其特征在于：

该基板为P型基板，该P型基板上形成多个N型深阱，并在各该N型深阱形成P阱区；

各该低压基板隔离型晶体管为低压NMOS晶体管，其该漏极掺杂区及该源极掺杂区形成于该P阱区中，该栅极形成在该P阱区上，并位于该漏极掺杂区及该源极掺杂区之间；以及

各该半导体开关元件为第一高压NMOS晶体管，其半导体结构形成于该P型基板中，并使其源极直接连接至该P型基板，且其漏极形成于轻掺杂区域中，该漏极及栅极还同时连接至该静电检测电路。

3.如权利要求1所述的高压静电保护电路，其特征在于：

该基板为P型基板，该P型基板上形成多个N型埋层，各该N型埋层中形成高压P阱区，该高压P阱区中形成P阱区；其中该N型埋层上方与该高压P阱区的外侧形成高压N阱区；

各该低压基板隔离型晶体管为低压NMOS晶体管，其该漏极掺杂区及该源极掺杂区形成于该P阱区中，该栅极形成在该P阱区上，并位于该漏极掺杂区及该源极掺杂区之间；以及

各该半导体开关元件为第一高压NMOS晶体管，其半导体结构形成于该P型基板中，并使其源极直接连接至该P型基板，且其漏极形成于轻掺杂区域中，该漏极及栅极还同时连接至该静电检测电路。

4.如权利要求3所述的高压静电保护电路，其特征在于，各该低压NMOS晶体管的该高压N阱区形成N型掺杂区，并与该高压P阱区之间形成绝缘层；其中各该低压NMOS晶体管的漏极进一步连接至其该高压N阱区的该N型掺杂区。

5.如权利要求1至4任一项所述的高压静电保护电路，其特征在于，该漏极掺杂区上与源极掺杂区上分别形成金属硅化物，且该漏极掺杂区上的金属硅化物部分覆盖该漏极掺杂区。

6.如权利要求2至4中任一项所述的高压静电保护电路，其特征在于，各该低压基板隔离型晶体管还包括第一电阻，该第一电阻连接于对应低压基板隔离型晶体管的栅极及源极之间。

7.如权利要求1所述的高压静电保护电路，其特征在于，该静电检测电路包括：

第二电阻，与电容串连连接；以及

反相器，与该串连的第二电阻及该电容并联，其输入端连接至该第二电阻及该电容的串联节点，其输出端连接至该开关电路的各半导体开关元件。

8.一种低压源极触发静电电流放电电路，其特征在于，包括多个相互串联的低压基板隔离型晶体管；其中各该低压基板隔离型晶体管的源极不与基板连接，而该低压源极触发静电电流放电电路的击穿电压为该些低压基板隔离型晶体管的击穿电压的总和；

其中，各该低压基板隔离型晶体管在该基板上形成有栅极、漏极掺杂区及源极掺杂区；其中该栅极包括栅极绝缘层侧壁，而该漏极掺杂区及该源极掺杂区分别位于该栅极两侧，且该漏极掺杂区距该栅极最近的一侧至该栅极的栅极绝缘层侧壁之间保持一定间隔，及该源极掺杂区距该栅极最近的一侧至该栅极的栅极绝缘层侧壁之间保持一定间隔。

9.如权利要求8所述的低压源极触发静电电流放电电路，其特征在于：

该基板为P型基板，该P型基板上形成多个N型深阱，并在各该N型深阱形成P阱区；以及

各该低压基板隔离型晶体管为低压NMOS晶体管，其该漏极掺杂区及该源极掺杂区形成于该P阱区中，该栅极形成在该P阱区上，并位于该漏极掺杂区及该源极掺杂区之间。

10.如权利要求8所述的低压源极触发静电电流放电电路，其特征在于：

该基板为P型基板，该P型基板上形成多个N型埋层，各该N型埋层中形成高压P阱区，该高压P阱区中形成P阱区；其中该N型埋层上方与该高压P阱区的外侧形成高压N阱区；以及

各该低压基板隔离型晶体管为低压NMOS晶体管，其该漏极掺杂区及该源极掺杂区形成于该P阱区中，该栅极形成在该P阱区上，并位在该漏极掺杂区及该源极掺杂区之间。

11.如权利要求10所述的低压源极触发静电电流放电电路，其特征在于，各该低压NMOS晶体管的该高压N阱区形成N型掺杂区，并与该高压P阱区之间形成绝缘层；其中各该低压NMOS晶体管的漏极进一步连接至其该高压N阱区的该N型掺杂区。

12.如权利要求8至11中任一项所述的低压源极触发静电电流放电电路，其特征在于，该漏极掺杂区上与源极掺杂区上分别形成金属硅化物，且该漏极掺杂区上的金属硅化物部分覆盖该漏极掺杂区。

13.如权利要求9至11中任一项所述的低压源极触发静电电流放电电路，其特征在于，各该低压基板隔离型晶体管还包括第一电阻，该第一电阻连接于对应低压基板隔离型晶体管的栅极及源极之间。

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