CN109979933B - 应用于cmos制程中的静电放电保护元件结构 - Google Patents

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Abstract

本发明公开了一种应用于CMOS制程中的静电放电保护元件结构，其中输入/输出电路的电源输入/输出单元或者是与信号输入/输出单元之间电性连接有静电放电箝制电路，并于静电放电箝制电路的P型基底上形成有多个串联连接的低电压PMOS结构，且第一个低电压PMOS结构于低电压N型阱区上设置的源极与栅极通过第一电源线共同电性连接至高电压电源端接垫，或者是信号传送线共同电性连接至信号传送端接垫，而最后一个低电压PMOS结构的漏极则通过第二电源线电性连接至高电压接地端接垫，以提供一静电放电电流排放路径，由于只用串联连接的低电压PMOS结构，在相同的电路布局面积中可更有效的利用，并提供高的静电放电耐受度。

Description

应用于CMOS制程中的静电放电保护元件结构
技术领域
本发明公开了一种应用于CMOS制程中的静电放电保护元件结构，尤指输入/输出电路电性连接有静电放电箝制电路，并于静电放电箝制电路只用串联连接的低电压PMOS结构在相同的电路布局面积中可更有效的利用，并提供高的静电放电耐受度。
背景技术
现今半导体制造技术不断发展与进步，利用互补式金氧半(CMOS)制造技术制造的集成电路为了满足其小型化、高密度及功能更强需求，元件尺寸越做越小，使CMOS制程也由原本的次微米进入深次微米的时代，由于集成电路中大都含有如MOSFET的金氧半晶体管元件，各种结构及制程的要求，如更薄的栅极氧化层、更短通道长度、更浅的源极/漏极接面、低掺杂浓度的结构等，使元件本身能提供的静电放电耐受度将大幅降低，更易受到静电放电的破坏，所以有效的静电放电防护设计已成为重要且不可或缺的一部分。
然而，传统CMOS制程于集成电路中包含有高电压与低电压元件，并于高电压输入/输出接点(I/O Pin)必须设计能耐高压的静电放电保护电路，以提升集成电路的静电放电耐受度，对于模拟信号输入/输出(Analog I/O)而言，静电放电保护电路具有两种目的，第一种为提供HVDD到HVSS之间的静电放电排放路径，第二种为提供模拟信号输入/输出到HVSS之间的静电放电排放路径，传统静电放电保护电路的设计架构，请参见如图5、图6、图7所示，会用高压PMOS与NMOS元件连接成大尺寸的栅极接地的N型金氧半晶体管(Gate-Grounded NMOS，GGNMOS)与栅极接电源的P型金氧半晶体管(Gate-VDD PMOS，GDPMOS)，并加大MOS制程布局规范(Layout Rule)设计的间距作为静电放电(ESD)保护元件，对于这些静电放电保护元件都会利用传输线脉冲产生系统(Transmission Line Pulse，TLP)进行测试，用以模拟静电放电发生时的情况。
如图8所示，一般ESD保护元件于TLP测量所得到的特性曲线在A(Vt1，It1)会有一个触发电压(Trigger Voltage)临界点，当ESD的高能量电流脉冲进来时，电压不断升高(由0至A)，一旦超过Vt1临界点，保护元件会形成一个低阻抗通道来排出ESD瞬间放电的能量，使得保护元件的特性曲线进入骤回崩溃(Snapback)区域(由A至B)，在(Vh，Ih)会有一个保持电压(Holding Voltage)点B，当ESD瞬间放电能量再持续地进入保护元件时，亦会使得保护元件的特性曲线形成一个低阻抗放电路静来排出ESD瞬间放电的能量(由B至C)，如果电压继续升高，宣泄电流大于失效电流(It2)使得保护元件不堪负荷时，则会进入二次崩溃区域(Second Breakdown Region，C以上的区域)而烧毁保护元件。
另外，触发电压用于记录保护元件瞬间进入骤回崩溃区域的触发点，ESD保护元件的触发电压必须要低于内部电路(Core)元件的崩溃电压(Breakdown Voltage，BV)，才能使ESD元件在内部电路尚未因静电轰击而受损之前启动，而保持电压则是元件在进入骤回崩溃后的最低电压值，此值必须要高于电路系统的操作电压(Operation Voltage，VDD)，才能防止闩锁(Latch-up)效应的发生，从TLP测量所得到的特性曲线结果可协助设计出高静电放电保护能力的ESD保护元件。
一般的实际应用上，第一种会用低压PMOS与NMOS元件连接成GDPMOS与GGNMOS来作为低压环境中使用的ESD保护元件，第二种会用高压PMOS与NMOS元件连接成GDPMOS与GGNMOS来作为低压环境中使用的ESD保护元件，对于低电压元件应用于低压环境中，由于低电压元件的崩溃电压大多是操作电压的2倍左右(如3.3V元件的崩溃电压是6.2V)，所以静电放电设计窗口(ESD Design Window)就相对比较宽而相对的安全，但对高电压元件应用于高压环境中，因为制程的限制，高电压元件的崩溃电压大多只比操作电压高1.1～1.5倍(如32V元件的崩溃电压是45V)，所以静电放电设计窗口就相对变很窄，如果为了保护内部电路不进入崩溃电压区域，就有可能因为ESD保护元件瞬间进入骤回崩溃冲过头而进入闩锁区域造成元件破坏或烧毁；反之亦然。
如下表1所示，表1为ESD的工业测试针对人体放电模式(Human-Body Model，HBM)或机器放电模式(Machine Mode，MM)模拟ESD事件发生的敏感度分级，其中敏感度通常是以耐电压来分类，并在零件等级的工业测试标准中以MIL-STD-883标准规范，直接对IC零件打静电枪，其所定义的仿真人体放电模式基本电路(如图9所示)的参数中，高电压供应源串联的充电电流限制电阻(R1)可为1-10MΩ，受测器件串联的放电电阻(R2)为1500Ω，储能电容(C)为100pF；系统等级的工业测试标准中以IEC 61000-4-2标准规范对IC零件组成的系统产品打静电枪，其所定义的仿真人体放电模式与MIL-STD-883标准规范相似，主要差别在于储能电容值和放电电阻值不同，如放电电阻为50-100MΩ，储能电容为150pF，并在放电能量及静电峰值电流上有很大的差异；非标准测试(复制实际烧毁实验)针对IC零件组成的系统产品上电，再直接对系统产品中的IC零件打IEC 61000-4-2标准规范的静电枪，且系统等级的静电枪能量比零件等级的静电枪能量高出很多。
表1人体放电模式的工业标准测试敏感度等级分级
等级分类(Classification) 敏感度(Sensitivity)
Class 1 0to 1，999 Volts
Class 2 2,000to 3，999 Volts
Class 3 4,000to 15，999 Volts
测试标准：MIL-STD-883
此外，上述的传统静电放电保护电路架构，即使在ESD工业测试的零件等级标准测试通过，但因为高压环境复杂，还是有相当的比例发生在实际通电使用时(可由系统等级的工业标准测试来复制实际烧毁实验)，受到更严重的静电影响，导致ESD保护元件瞬间进入骤回崩溃冲过头而进入闩锁区域烧毁，探究其原因，如果针对如图5、图6、图7中的高压PMOS与NMOS元件制成的ESD保护元件进行TLP测量会得到如图10中的特性曲线图形，可看出其Vt1临界点非常靠近43V的崩溃电压，而Vh远低于32V的操作电压，这是高压元件的物理特性，因此，这个保护元件虽然可以通过ESD的工业测试标准，但是在实际通电使用时，偶尔会因为更严重的静电影响或高压电源不稳，导致保护元件瞬间进入骤回崩溃区域冲过头进入闩锁区域烧毁，所以要如何设计出具有小面积而高静电放电耐受度的静电放电保护元件，即为从事于此行业者所亟欲研究改善的关键所在。
发明内容
本发明的主要目的在于输入/输出电路的电源输入/输出单元或者是与信号输入/输出单元之间电性连接有静电放电箝制电路，并于静电放电箝制电路的P型基底上形成有数量不小于三个串联连接的低电压PMOS结构，且各低电压PMOS结构于低电压N型阱区上设置有栅极、源极及漏极，再由第一个低电压PMOS结构的源极与栅极通过第一电源线共同电性连接至高电压电源端接垫，或者是信号传送线共同电性连接至信号传送端接垫，而最后一个低电压PMOS结构的漏极则通过第二电源线电性连接至高电压接地端接垫，以提供静电放电电流排放路径，由于只用串联连接的低电压PMOS结构即可倍增其耐受高压，在相同的面积中亦可符合布局设计规范缩小间距，具有优异的面积效率，并提供高的静电放电耐受度，以防止电性闩锁造成元件破坏的问题，且可快速的排放静电放电电流至接地，更有效的防护内部电路避免受损。
本发明的次要目的在于低电压PMOS结构串联连接的个数为由单个低电压PMOS结构以n的倍数导通电压去除静电放电箝制电路预定耐受高压所得到无条件进位的整数值，其中n为不大于3的整数值，当静电放电事件发生时，施加在电源输入/输出单元的高电压电源端接垫或信号输入/输出单元的信号传送端接垫上的瞬态反向脉冲电压，便会触发串联连接的低电压PMOS结构的栅极导通，即可提供静电放电电流排放路径，使静电放电电流从高电压电源端接垫或信号传送端接垫经由四个串联连接的低电压PMOS结构，再快速的导向至高电压接地端接垫来进行接地，以实时排放静电放电电流不致于流入内部电路，从而可实现静电放电防护的目的。
本发明的另一目的在于静电放电箝制电路更包含有低压防护封圈结构及高压防护封圈结构，其中低压防护封圈结构分别形成于低电压N型阱区中的N型重掺杂区，并环绕源极的第一P型重掺杂区与漏极的第二P型重掺杂区周围处，用以阻隔相邻低电压PMOS结构之间产生的信号相互干扰，也可以降低外部元件的噪声，而高压防护封圈结构为具有形成于P型基底中的高电压P型掺杂区及高电压P型掺杂区上形成的第三P型重掺杂区，并由高压防护封圈结构环绕于低电压PMOS结构的最外围处，更能够有效阻隔外部元件的噪声。
附图说明
图1为本发明静电放电保护元件电路布局的立体外观图。
图2为本发明静电放电箝制电路连接输入/输出电路的HVDD与HVSS间的剖面示意图。
图3为本发明静电放电箝制电路连接输入/输出电路的TX与HVSS间的剖面示意图。
图4为本发明静电放电保护元件测试结果的电压电流图。
图5为现有的静电放电保护电路的等效电路图。
图6为现有的静电放电保护电路布局的立体外观图。
图7为现有的静电放电保护电路的剖面示意图。
图8为现有的静电放电设计窗口的特性曲线图。
图9为现有的人体放电模式测试的简易等效电路图。
图10为现有的静电放电保护电路测试结果的电压电流图。
附图标记说明：100-输入/输出电路；101-电源输入/输出单元；102-信号输入/输出单元；111-高电压电源端接垫；112-第一电源线；121-高电压接地端接垫；122-第二电源线；131-信号传送端接垫；132-信号传送线；200-静电放电箝制电路；201-P型基底；202-低电压PMOS结构；210-低电压N型阱区；220-栅极；221-介电层；222-栅电极；230-源极；231-第一P型重掺杂区；240-漏极；241-第二P型重掺杂区；250-低压防护封圈结构；251-N型重掺杂区；260-高压防护封圈结构；261-高电压P型掺杂区；262-第三P型重掺杂区；300-内部电路；A-临界点；B-保持点；BV-崩溃电压；C-崩溃点；D-漏极；G-栅极；GGNMOS-栅极接地端的N型金氧半晶体管；GDPMOS-栅极接电源的P型金氧半晶体管；HVDD-高电压电源端；HVSS-高电压接地端；HVNF-高电压N型掺杂区；HVPF-高电压P型掺杂区；HV N-Well-高电压N型阱区；Ih-保持电流；It1-触发电流；It2-失效电流；Mp1～Mp4-PMOS晶体管；N+-N型重掺杂区；P+-P型重掺杂区；P-Substrate-P型基底；S-源极；TX[0]～TX[n]-信号传送端；VDD-操作电压；Vh-保持电压；Vt1-触发电压。
具体实施方式
为达成上述目的及功效，本发明所采用的技术手段及其构造，兹绘图就本发明的较佳实施例详加说明其构造与功能如下。
请参阅图1、图2、图3、图4，分别为本发明静电放电保护元件电路布局的立体外观图、静电放电箝制电路连接输入/输出电路的HVDD与HVSS间的剖面示意图、TX与HVSS间的剖面示意图及静电放电保护元件测试结果的电压电流图，由图中可清楚看出，本发明的应用于CMOS制程中的静电放电保护元件结构包括有输入/输出电路100、静电放电箝制电路200及内部电路300，其中：
该输入/输出电路100包含电源输入/输出单元101及信号输入/输出单元102，并于电源输入/输出单元101具有高电压电源端接垫111电性连接的第一电源线112以及高电压接地端接垫121电性连接的第二电源线122，且信号输入/输出单元102为模拟信号输入/输出，并具有多个信号传送端接垫(TX[0)～TX[n])131分别电性连接的信号传送线132。
该静电放电箝制电路200包含一P型基底201及P型基底201上所形成有数量不小于(即大于或等于)三个彼此成串联连接的低电压PMOS结构202，并于P型基底201上形成有对应低电压PMOS结构202的多个低电压N型阱区(LV N-Well)210，且各低电压N型阱区210上设置有一栅极(G)220、一源极(S)230及一漏极(D)240，而栅极220设置于源极230与漏极240之间的低电压N型阱区210上，并于栅极220具有介电层221及设置于介电层221上的栅电极222，源极230与漏极240分别设置在低电压N型阱区210中对应的第一P型重掺杂区(P+)231及第二P型重掺杂区(P+)241上，且第一P型重掺杂区231与第二P型重掺杂区241具有高于低电压N型阱区210的掺杂浓度，以分别构成一PMOS晶体管。
在一实施例中，静电放电箝制电路200更包含有低压防护封圈结构(Seal Ring)250及高压防护封圈结构260，其中该低压防护封圈结构250分别形成于低电压N型阱区210中的N型重掺杂区(N+)251，并环绕于第一P型重掺杂区231与第二P型重掺杂区241的周围处，用以阻隔相邻PMOS晶体管之间产生的信号相互干扰，也可以降低外部元件的噪声，而高压防护封圈结构260具有形成于P型基底201中的高电压P型掺杂区261，并于高电压P型掺杂区261上形成有第三P型重掺杂区262，且高压防护封圈结构260为环绕于低电压PMOS结构202的最外围处，更能够有效阻隔外部元件的噪声。
该内部电路300为集成电路(如微控制器或系统单芯片)内部的核心电路。
在本实施例中，静电放电箝制电路200包含有不小于三个的低电压PMOS结构202分别电性连接于输入/输出电路100的HVDD与HVSS之间或TX与HVSS之间形成阵列的排列组合，且各低电压PMOS结构202分别构成一PMOS晶体管，以下说明书内容中以四个PMOS晶体管Mp1～Mp4彼此串联在HVDD与HVSS之间或TX与HVSS之间为示例性实施例，但并不以此为限，各PMOS晶体管的源极230为分别电性连接至栅极220，并由第一个PMOS晶体管Mp1的源极230、栅极220，以及低压防护封圈结构250通过第一电源线112共同的电性连接至高电压电源端接垫111上，漏极240电性连接至第二个PMOS晶体管Mp2共同连接的源极230、栅极220与低压防护封圈结构250上，由此可类推，前一个PMOS晶体管Mp3的漏极240依序电性连接至下一个PMOS晶体管Mp4共同连接的源极230、栅极220与低压防护封圈结构250上形成串联，最后一个PMOS晶体管Mp4的漏极240，以及高压防护封圈结构260通过第二电源线122共同的电性连接至高电压接地端接垫121上，且第一个PMOS晶体管Mp1的源极230、栅极220及低压防护封圈结构250通过信号传送线132共同的电性连接至信号传送端接垫(TX)131上。
此外，输入/输出电路100于信号输入/输出单元102的各信号传送线132分别设置于电源输入/输出单元101的第一电源线112与第二电源线122之间，并与第一个低电压PMOS结构202的源极230、栅极220与低压防护封圈结构250连接的共同节点分别电性连接至内部电路300，且信号输入/输出单元102可根据内部电路300设计而具有不同的作用，例如可用来连接外部电路，以输出驱动电流或接收输入信号功能等，当静电放电的电压发生在电源输入/输出单元101与信号输入/输出单元102时，可由静电放电箝制电路200提供其低阻抗静电放电电流排放路径，以避免静电放电电流流向于内部电路300造成破坏。
在本实施例中，静电放电箝制电路200的低电压PMOS结构202所串联连接的个数为由单个低电压PMOS结构202以n的倍数导通电压去除静电放电箝制电路200预定耐受高压所得到无条件进位的整数值，其中n为不大于(即小于或等于)3的整数值，例如低电压PMOS结构202导通电压为3.3V，若是用于保护32V的高压元件，根据上述的串接个数计算方式[个数≧耐受高压/(导通电压×3)]可得知个数≧3.23…，因此取整数值需要选用四个低电压PMOS结构202来串联连接成静电放电箝制电路200。
当正常操作模式(无静电放电)的情况下，静电放电箝制电路200串联连接的低电压PMOS结构202的栅极220会被偏压至与HVDD相同的高电压位准，并保持在关闭状态，所以不会被触发，使输入/输出电路100于HVDD与HVSS之间或TX与HVSS之间为呈现断路状态，因此静电放电箝制电路200也不会影响到内部电路300正常的运作；然而，当有静电放电事件发生时，施加在电源输入/输出单元101的高电压电源端接垫111或信号输入/输出单元102的信号传送端接垫131上的瞬态反向脉冲电压，便会触发串联连接的低电压PMOS结构202的栅极220导通，即串联连接的PMOS晶体管Mp1～Mp4将会触发而导通，藉此可提供静电放电电流排放路径，使静电放电电流从高电压电源端接垫111或信号传送端接垫131经由四个串联连接的低电压PMOS结构202，再快速的导向至高电压接地端接垫121来进行接地，以实时排放静电放电电流而不致于流入内部电路300，从而可实现静电放电防护的目的。
如图3所示，本发明的静电放电箝制电路200相较于图6的现有的静电放电保护电路的实际布局比较可以发现，由于本实施例的架构下单纯只用串联连接的低电压PMOS结构202，在相同的面积中可以妥善安排整体布局，并将面积作更有效的利用，反观现有的静电放电保护电路中会同时使用到大尺寸以PMOS、NMOS结构为基础的GDPMOS与GGNMOS，并于生产布局设计规范中PMOS和NMOS之间需要保持足够的距离，否则将会更容易引发闩锁效应，且因电源输入/输出的部分只用到GGNMOS，使GGNMOS上方处空出可供GDPMOS布局的面积完全无法利用，所以本实施例除了可利用串联连接的低电压PMOS结构202来倍增耐受高压，并在较小的电路布局面积下提供一个高的静电放电耐受度，以防止电性闩锁所造成元件破坏的问题，且可快速排放静电放电电流至HVSS进行接地，以有效防护内部电路300避免受损，亦可符合布局设计规范缩小间距，具有优异的面积效率，进而达到缩小整体的电路布局面积及节省成本的效用。
如图4所示为本实施例的架构在相同布局面积下利用传输线脉冲产生系统以脉冲电压轰击仿真静电放电发生时所实际测量得到测试结果的电压电流图，并依测试结果可以看出触发电压电流(Vt1，It1)＝(40.32，0.25)与保持电压(Vh，Ih)＝(36.37，0.35)，相较于现有的静电放电保护电路(如图9所示)的触发电压电流(Vt1，It1)＝(45.66，0.22)与保持电压(Vh，Ih)＝(32.26，0.26)具有较低的触发电压，使静电放电箝制电路200更快被启动，便可确保在内部电路300受到静电放电轰击而破坏之前启动，且保持电压明显的提高可有效防止闩锁效应的发生，确实可提供优异的静电防护效果。
如下表2所示，为本实施例新的发明架构与传统架构实际上进行人体放电模式的ESD测试，以及传输线脉冲产生系统(LTP)实际测量得到的比较结果：
表2新的发明架构与传统架构进行ESD测试的比较结果
Figure BDA0001588332670000091
由上述的测试结果可以得知，在TLP测量上ESD保护启动的Vt1，新的发明架构为稍优于传统架构，所以在一般零件等级(Component Level)的静电放电标准测试上都能够通过等级2(Class2 2000V～3999V)的标准，其差异不大，但在TLP测量上，新的发明架构在保持电压(36.37V)为更明显高于传统架构的保持电压(32.26V)，也因此在静电放电测试系统直接对系统产品中的IC零件打静电枪以仿真人体放电接触系统产品发生放电的测试实验中，会有更显著优于传统结构的静电防护能力，故本实施例新的发明架构的确有实质增进的功效，并能确保IC零件在实际应用上对于现实环境中静电放电与电源变动的抵抗能力。
上述详细说明为针对本发明一种较佳的可行实施例说明而已，但该实施例并非用以限定本发明的保护范围，凡其他未脱离本发明所揭示的技艺精神下所完成的均等变化与修饰变更，均应包含于本发明所涵盖的保护范围内。

Claims (10)

1.一种应用于CMOS制程中的静电放电保护元件结构，包括有输入/输出电路及静电放电箝制电路，其特征在于：
该输入/输出电路包含电源输入/输出单元，电源输入/输出单元具有高电压电源端接垫电性连接的第一电源线以及高电压接地端接垫电性连接的第二电源线；
该静电放电箝制电路包含一P型基底及P型基底上所形成有数量不小于三个串联连接的低电压PMOS结构，并于P型基底上形成有对应低电压PMOS结构的多个低电压N型阱区，且各低电压N型阱区上设置有低电压PMOS结构的栅极、源极及漏极，低电压PMOS结构的源极为分别电性连接至栅极，并由第一个低电压PMOS结构的源极与栅极通过第一电源线共同电性连接至高电压电源端接垫上，且最后一个低电压PMOS结构的漏极通过第二电源线电性连接至高电压接地端接垫上，以提供一静电放电电流排放路径，
其中，低电压PMOS结构的栅极设置于源极与漏极之间的低电压N型阱区上，并于栅极具有介电层及设置于介电层上的栅电极，而源极与漏极分别设置在低电压N型阱区中对应的第一P型重掺杂区及第二P型重掺杂区上，以分别构成PMOS晶体管，
该静电放电箝制电路更包含环绕于第一P型重掺杂区与第二P型重掺杂区周围处的低压防护封圈结构，低压防护封圈结构分别形成于低电压N型阱区中的N型重掺杂区，且第一个低电压PMOS结构的源极、栅极以及低压防护封圈结构通过第一电源线共同的电性连接至高电压电源端接垫上。
2.如权利要求1所述的应用于CMOS制程中的静电放电保护元件结构，其特征在于，该静电放电箝制电路前一个低电压PMOS结构的漏极为依序电性连接至下一个低电压PMOS结构共同连接的源极、栅极与低压防护封圈结构上形成串联。
3.如权利要求1所述的应用于CMOS制程中的静电放电保护元件结构，其特征在于，该静电放电箝制电路更包含环绕于低电压PMOS结构的最外围处的高压防护封圈结构，并具有形成于P型基底中的高电压P型掺杂区，且最后一个低电压PMOS结构的漏极及高压防护封圈结构通过第二电源线共同电性连接至高电压接地端接垫上。
4.如权利要求1所述的应用于CMOS制程中的静电放电保护元件结构，其特征在于，该静电放电箝制电路前一个低电压PMOS结构的漏极为依序电性连接至下一个低电压PMOS结构共同连接的源极、栅极上形成串联。
5.如权利要求1所述的应用于CMOS制程中的静电放电保护元件结构，其特征在于，该静电放电箝制电路的低电压PMOS结构串联连接的个数为由单个低电压PMOS结构以n的倍数导通电压去除静电放电箝制电路预定耐受高压所得到无条件进位的整数值，其中n为不大于3的整数值。
6.一种应用于CMOS制程中的静电放电保护元件结构，包括有输入/输出电路及静电放电箝制电路，其特征在于：
该输入/输出电路包含电源输入/输出单元及信号输入/输出单元，电源输入/输出单元具有高电压电源端接垫及高电压接地端接垫电性连接的第二电源线，且信号输入/输出单元具有多个信号传送端接垫分别电性连接的信号传送线；
该静电放电箝制电路包含一P型基底及P型基底上所形成有数量不小于三个串联连接的低电压PMOS结构，并于P型基底上形成有对应低电压PMOS结构的多个低电压N型阱区，且各低电压N型阱区上设置有低电压PMOS结构的栅极、源极及漏极，而低电压PMOS结构的源极为分别电性连接至栅极，并由第一个低电压PMOS结构的源极与栅极通过信号传送线共同电性连接至信号传送端接垫上，且最后一个低电压PMOS结构的漏极通过第二电源线电性连接至高电压接地端接垫上，以提供一静电放电电流排放路径，
其中，低电压PMOS结构的栅极设置于源极与漏极之间的低电压N型阱区上，并于栅极具有介电层及设置于介电层上的栅电极，源极与漏极分别设置在低电压N型阱区中对应的第一P型重掺杂区及第二P型重掺杂区上，以分别构成PMOS晶体管，
该静电放电箝制电路更包含环绕于第一P型重掺杂区与第二P型重掺杂区周围处的低压防护封圈结构，低压防护封圈结构分别形成于低电压N型阱区中的N型重掺杂区，且第一个低电压PMOS结构的源极、栅极以及低压防护封圈结构通过信号传送线共同的电性连接至信号传送端接垫上。
7.如权利要求6所述的应用于CMOS制程中的静电放电保护元件结构，其特征在于，该静电放电箝制电路前一个低电压PMOS结构的漏极为依序电性连接至下一个低电压PMOS结构共同连接的源极、栅极与低压防护封圈结构上形成串联。
8.如权利要求6所述的应用于CMOS制程中的静电放电保护元件结构，其特征在于，该静电放电箝制电路更包含环绕于低电压PMOS结构的最外围处的高压防护封圈结构，并具有形成于P型基底中的高电压P型掺杂区，且最后一个低电压PMOS结构的漏极及高压防护封圈结构通过第二电源线共同电性连接至高电压接地端接垫上。
9.如权利要求6所述的应用于CMOS制程中的静电放电保护元件结构，其特征在于，该静电放电箝制电路前一个低电压PMOS结构的漏极为依序电性连接至下一个低电压PMOS结构共同连接的源极、栅极上形成串联。
10.如权利要求6所述的应用于CMOS制程中的静电放电保护元件结构，其特征在于，该静电放电箝制电路的低电压PMOS结构串联连接的个数为由单个低电压PMOS结构以n的倍数导通电压去除静电放电箝制电路预定耐受高压所得到无条件进位的整数值，其中n为不大于3的整数值。
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