CN103515939A - 静电放电保护电路 - Google Patents

Abstract

本发明提供包含电子电路和ESD保护电路的电子装置。ESD保护电路包含第一和第二保护级，其中第二保护级包含至少一个高压侧CMOS晶体管和充当功率耗散轨钳的低压侧CMOS晶体管。至少一个高压侧CMOS晶体管和至少一个低压侧CMOS晶体管联接，以便在电子装置的节点和供电电压轨之间提供齐纳二极管的反串联连接。进一步地，高压侧CMOS晶体管和低压侧CMOS晶体管是互补CMOS晶体管。

Description

静电放电保护电路

技术领域

本发明涉及用于集成电路的故障安全保护的静电放电保护电路。

背景技术

如果电荷不受控制的并且迅速的平衡，那么不平衡的静电电荷可以导致静电放电（ESD）。对于集成电路（IC），ESD可以具有对产品质量和产量的显著影响。ESD事件的放电电流可以损坏或毁坏IC的栅极氧化物、结和金属化。例如，ESD可以由带电体接触IC或带电IC接触接地表面而发生。

在工业中广泛采用的建模ESD对IC的影响的主要ESD模型是人体模型（HBM）和电荷装置模型（CDM）。HBM模拟在人接触接地IC时的带电人体的放电。尽管HBM ESD事件的强度主要由人体已获取的电荷确定，但HBM ESD事件的持续时间主要由人体的阻抗确定。CDM模拟在生产设备和过程中发生的充电和放电事件。如果在制造中具有金属对金属接触，那么CDM ESD事件可以发生。例如，如果装置沿输送管道向下滑动并且撞击金属表面，那么CDM ESD会发生。CDM考虑电荷可以位于引线框或封装上并且可以通过接地的电子装置的管脚放电的可能性。放电电流仅受装置的寄生阻抗和电容限制。结果，CDM ESD事件比HBM ESD事件短得多。由于仅一个单次ESD冲击就会永久损坏产品，因此ESD保护是电子装置设计的关键方面。ESD保护电路例如通过A.Amerasekera，C.Duvvury，“ESD in SiliconIntegrated Circuits”，John Wiley&Sons，Chichester（英国），2002，148页了解。

输入管脚的最简单保护策略是单级ESD保护电路。然而，这是比双级ESD保护较低效的。在两级ESD保护电路中的副级尤其具有保护敏感部件（例如输入缓冲器的栅极氧化物）的功能。副保护级通过限流部件（例如电阻器）联接到主保护级。通过已由副保护级传导的ESD电流的限制，跨副保护级的ESD感应压降变得比跨第一保护级的对应压降小得多。这是为什么双级ESD保护比单级ESD保护更有效的原因。两级ESD保护电路可以是相当复杂的，特别是对具有在IC布局中隔开的主和副保护级的分布式保护级。为最优性能，主保护元件直接连接到IC的管脚，并且副保护元件尽可能靠近受保护的组件或电路放置。

图1是示出ESD保护电路的简化电路图，包含主保护级P1和副保护级P2以便保护集成电路IC免于ESD事件。主保护级P1和副保护级P2都联接到正供电轨VDD和负供电轨VSS。两个供电轨都由联接到正供电轨VDD和负供电轨VSS的功率钳（power clamp）EPC保护免于ESD。仅作为示例，输入管脚IN应受保护。输入管脚IN联接到第一节点S1。一对主轨钳二极管EHP、ELP联接到第一节点S1并分别联接到正和负供电轨VDD、VSS。主轨钳二极管EHP、ELP将强制进入IN焊点的ESD电流转向到供电轨VDD，在此该ESD电流由功率钳EPC分流到供电轨VSS。在第一节点S1和正供电轨VDD之间的电压差由电压VHP表明，并且在正供电轨VDD和负供电轨VSS之间的电压差由电压VPC表明，在第一节点S1和负供电轨VSS之间的作为结果的电压差由电压VLP表明。第一节点S1由限流电阻器RS从第二节点S2解耦，限流电阻器RS导致从第一节点S1到第二节点S2的压降VRS。剩余电压跨副轨钳二极管EHS、ELS下降，其中在副节点S2与正供电轨VDD和负供电轨VSS之间的电压分别是VHS和VLS。由于受电阻器RS限流，因此电压VHS和VLS分别比对应电压VHP和VLP小得多。此外，副保护元件EHS、ELS可以尺寸比主保护元件EHP、ELP小得多。如果技术缺少专用二极管，那么寄生二极管或其他部件可以代替使用。如在图1中示出的双级ESD保护对HBM ESD保护和CDM ESD保护都是有效的。

包含限流电阻器RS和小保护元件的保护级也用于具有共同信号接口，但由不同电源供电的IC子电路或单元的CDM ESD保护。在图2中，简化电路图示出在集成电路（IC）上包含第一子电路SC1和第二子电路SC2。进一步地，在两个子电路SC1、SC2之间具有CDM ESD保护级。图2图解在具有例如第一和第二子电路SC1、SC2的IC中的ESD保护的原理。仅作为示例，第一子电路SC1联接到第一正供电轨VDD1和共同负供电轨VSS。第一子电路SC1的输出端OUT经限流电阻器RS联接到节点S2。第二子电路SC2联接到与第一正供电轨VDD1比较提供不同的供电电压的第二正供电轨VDD2。进一步地，第二子电路SC2联接到共同负供电轨VSS，并且第二子电路SC2的输入端IN联接到节点S2。

为保护第二子电路SC2的输入端IN管脚免于CDM ESD，二极管EHS和ELS分别在节点S2与正和负供电轨VDD2和VSS之间连接。为最优性能，二极管EHS和ELS尽可能靠近受保护的第二子电路SC2的输入节点IN放置。如果技术缺少专用二极管，那么寄生二极管或其他部件可以代替使用。

一般说来，如果系统的部件中任何的故障不导致整个系统故障，那么表示系统是故障安全的。图3是示出第一集成电路或子电路（IC1）和第二集成电路或子电路（IC2）的简化框图，该IC1和IC2都联接到共同正供电轨VDD，并且经节点OUT和IN相互联接。特性“故障安全”或“非故障安全”也可以应用到IC和IC管脚。如果IC2的故障不导致连接到IC节点例如IC2的输入节点IN的外部部件同样故障，那么该节点被表示“故障安全”。例如，IC2的输入端IN不是故障安全的，因为其经到供应连接IC2的内部节点（以点划线示出）连接到VDD。如果IC2的供电故障同时IC1的供电仍然维持，那么IC2由从IC1超过IC2的内部节点流动到其供电VDD的电流来间接供电。该电流路径在图2中绘制。然而，由于该寄生电流路径不意图向IC2供电，因此其可以导致IC1或IC2的失灵或可以甚至导致IC的损坏。

如果IC1由比IC2更高的供电电压供电，那么该问题甚至更显著。在此情况下，需要IC2具有电压容限输入节点IN，以便避免巨大的交叉电流从IC的供电经其输出端OUT流动到IC2的输入端IN和IC2的供电。

为避免IC1和IC2的失灵，IC2的输入端IN必须是故障安全的。关于IN的ESD保护，这可以由在输入端IN和共同供电VSS之间的主保护和故障安全副保护来建立。

特性“故障安全”或“非故障安全”也可以应用到单个集成电路（IC）的不同子电路。再次，参考在图2中示出的示例。第二子电路SC2的输入端IN不是故障安全的，因为其经二极管EHS连接到第二供电轨VDD2。如果第二子电路SC2的供电故障同时第一子电路SC1的第一供电VDD1仍然维持，那么第二子电路SC2由从第一子电路SC1超过电阻器RS和二极管EHS流动到SC2的供电VDD2的电流来间接供电。

然而，由于该寄生电流路径不意图向第二子电路SC2供电，因此其可以导致SC1或SC2的失灵或可以甚至导致子电路SC1、SC2的损坏。如果第一子电路SC1由比SC2更高的供电电压供电（即VDD1>VDD2），那么相似问题发生。在此情况下，需要第二子电路SC2具有连接到其输入端IN的电压容限CDM保护，以便避免永久的交叉电流从SC1的第一供电轨VDD1经其输出端OUT流动到第二子电路SC2的输入端IN和第二子电路SC2的第二供电轨VDD2。

发明内容

本发明的目标是提供包括静电放电保护电路的电子装置，该静电放电保护电路具有小布局尺寸、低电容负载并且提供鲁棒的且故障安全的ESD保护。

根据本发明的方面，提供电子装置，其包含至少一个集成电路和用于该至少一个集成电路的故障安全保护的电子放电（ESD）保护电路。ESD保护电路包含主保护级和随后的副保护级，该主保护级包含主功率耗散轨钳。进一步地，ESD保护电路包含限流电阻器以便将主和副保护级解耦。主保护级和副保护级经限流电阻器联接。根据本发明的实施例，两级ESD保护电路可以在IC布局中隔开。例如，主保护元件可以直接连接到电子装置的管脚，并且副保护级可以尽可能靠近应受保护的集成电路、半导体装置、组件或电路放置。在本发明的另一实施例中，电子装置包含第一和第二集成电路，例如子电路。ESD保护电路可以在该第一和第二集成（子）电路之间联接，以便提供故障安全电子装置。ESD保护电路的输入端可以联接到第一集成（子）电路，并且ESD保护电路的输出端可以联接到第二集成（子）电路。

根据本发明的方面，第一主功率耗散钳在电子装置的第一供电电压轨和ESD保护电路的输入节点之间串联联接，并且第二主功率耗散钳在电子装置的第二供电电压轨和ESD保护电路的输入节点之间串联联接。进一步地，保护电阻器在ESD保护电路的输入端和输出端之间串联联接。

根据本发明的方面，ESD保护电路的副保护级包含在输出端和第一供电电压之间联接的至少一个高压侧CMOS晶体管。该高压侧CMOS晶体管充当第一轨钳。进一步地，具有在输出端和电子装置的第二供电电压之间联接的低压侧CMOS晶体管。低压侧CMOS晶体管充当第二轨钳。至少一个高压侧CMOS晶体管和低压侧CMOS晶体管联接，以便在第二节点和第一供电电压之间提供齐纳（Zener）二极管的反串联连接。低压侧CMOS晶体管被联接以便提供在输出端和第二供电电压之间在正方向上联接的齐纳二极管。进一步地，高压侧CMOS晶体管和低压侧CMOS晶体管是互补CMOS二极管。

根据本发明的方面，ESD保护电路提供内部节点或优选是电子电路的输入管脚的外部管脚的故障安全保护。如果电子装置包含多个电子电路（即具有根据本发明的ESD保护电路的多个集成电路或子电路），那么第一方面是有益的。特别地，如果集成子电路具有不同的供电电压，那么因为防止寄生电流从第一集成电路的第一节点流动到第二集成电路的第二节点，所以故障安全管脚或节点保护是有益的。该保护可以由齐纳二极管的反串联连接提供。齐纳二极管配置的击穿电压足够高从而防止在正常操作状况下或在内部电压供电故障的情况下的电流流动。进一步地，ESD保护电路可以在通常不供应专用齐纳二极管的CMOS技术中实施。在本说明书的背景下，可以理解术语“齐纳二极管”或“齐纳二极管特性”是指具有电压钳位（即可以与应提供或实施的齐纳二极管比较的限压能力）的装置的。在CMOS技术中，高压侧和低压侧CMOS晶体管可以被配置以便供应电压钳位功能（即通常从齐纳二极管已知的功能性）。

根据本发明的另一方面，高压侧晶体管中的至少一个的源极、栅极和块体联接到第一供电电压。至少一个高压侧晶体管的漏极联接到低压侧晶体管的漏极。低压侧晶体管的块体联接到第二供电电压轨。在高压侧晶体管的栅极和漏极之间的结提供限压功能性，即其充当齐纳二极管。

根据本发明的另一方面，ESD保护电路的副级包含单个低压侧晶体管与第一和第二高压侧晶体管。第一和第二高压侧晶体管的沟道串联联接。第二高压侧晶体管的源极、栅极和块体联接到第一供电电压轨，并且第二高压侧晶体管的漏极联接到第一高压侧晶体管的源极和栅极。进一步地，第一高压侧晶体管的漏极和低压侧晶体管的漏极联接到输出端。低压侧晶体管的源极和栅极联接到第二供电电压轨。根据本发明的实施例，第一高压侧晶体管的块体和低压侧晶体管的块体联接到第二供电电压轨。没有直接连接到第一和第二供电电压轨的晶体管。因此，由在第一和第二供电电压之间的，并且可以超过栅极到块体、源极或漏极，或源极或漏极到块体，或源极到漏极的击穿电压的过电压引起的晶体管损坏的风险减小。进一步地，由于全部块体端子（n阱和p阱）连接到电压供应，因此各自的晶体管可以放入与相同类型的晶体管相同的阱。由于仅第一高压侧晶体管和低压侧晶体管的漏极连接到输出端，因此由ESD保护的第二级添加到第二节点的电容负载非常小。

第二高压侧晶体管可以是PMOS晶体管，并且联接到作为第一供电电压的正供电电压。第一高压侧晶体管可以是NMOS晶体管。进一步地，低压侧晶体管可以是联接到作为第二供电电压的负供电电压的NMOS晶体管。

根据本发明的另一方面，ESD保护电路的第二级包含单个低压侧晶体管和单个高压侧晶体管。高压侧晶体管的源极、栅极和块体联接到第一供电电压轨。高压侧晶体管的漏极联接到低压侧晶体管的源极和栅极。进一步地，低压侧晶体管的块体联接到第二供电电压轨，并且第二节点联接到低压侧晶体管的漏极。进一步地，高压侧晶体管可以是联接到作为第一供电电压的正供电电压的PMOS晶体管。低压侧晶体管可以是联接到作为第二供电电压的负供电电压的NMOS晶体管。根据本发明的该方面，具有单个高压侧晶体管和单个低压侧晶体管。然而，低压侧晶体管的漏极到块体pn结为节点供应二极管功能性和保护。

根据本发明的更另一方面，电子装置包含第一集成电路或子电路和第二集成电路或子电路，其中ESD保护电路的输入端联接到第一集成电路或子电路，并且ESD保护电路的输出端联接到第二集成电路。

附图说明

为本发明及其优点的更完全理解，现在参考连同附图考虑的以下描述，在该附图中：

图1是简化电路图，示出根据现有技术的联接到集成电路的ESD保护电路，

图2是另一简化电路图，示出根据现有技术的经非故障安全CDMESD保护联接的集成电路的第一和第二子电路，

图3是简化框图，示出根据现有技术的经非故障安全端子联接的第一和第二集成电路，

图4是简化电路图，示出根据本发明的实施例的包含电子电路和ESD保护电路的电子装置，以及

图5是另一简化电路图，示出根据本发明的另一实施例的包含电子电路和ESD保护电路的电子装置；

图6是简化电路图，示出根据本发明的实施例的故障安全双级ESD保护电路。

具体实施方式

图4是简化电路图，示出包含ESD保护电路4和电子电路6的电子装置2，该电子电路6可以是例如集成电路（IC）、集成电路或装置的子单元或子电路。在图4中，仅示出ESD保护电路4的第二级。ESD保护电路4可以连接到根据主保护电路EPC1配置的主保护级，该主保护电路EPC1在图6中示例示出并且我们在后面更详细提到。

ESD保护电路的第一节点S1或输入端联接到主保护级P1。具有在第一节点S1和副保护级的第二节点S2之间联接的保护电阻器RS，其中该第二节点S2可以解释为ESD保护级的输出端。根据在图4中的实施例的ESD保护电路4的副级包含充当副保护级的高压侧和低压侧轨钳的第一和第二高压侧CMOS晶体管EHS1、EHS2。第一和第二高压侧CMOS晶体管EHS1、EHS2的沟道在第二节点S2和正供电轨VDD之间串联联接。优选地，第二高压侧晶体管EHS2是PMOS晶体管。优选地，第一高压侧晶体管EHS1和低压侧CMOS晶体管ELS是NMOS晶体管。低压侧晶体管ELS在第二节点S2和负供电电压轨VSS之间联接。该低压侧CMOS晶体管充当ESD保护级4的第二保护级的低压侧轨钳。

PMOS晶体管EHS2的源极、栅极和块体端子（在本说明书的背景下也称为仅“块体”）联接到正供电电压轨VDD。PMOS晶体管EHS2的漏极联接到高压侧NMOS晶体管EHS1的源极和栅极。高压侧NMOS晶体管EHS1联接到第二节点S2。进一步地，低压侧NMOS晶体管的漏极也联接到第二节点S2。低压侧NMOS晶体管ELS的源极和栅极联接到负供电电压轨VSS。有利地，NMOS晶体管EHS1和ELS的块体端子都联接到负供电电压轨VSS。有利地，在正和负供电电压轨VDD、VSS之间在CMOS晶体管EHS1、EHS2和ELS的一个中都没有直接连接。这减小由相对于VSS的在VDD的过电压引起的晶体管损坏的风险。这样的过电压可以超过CMOS晶体管的块体/源极/漏极击穿电压或源极/漏极到块体或源极到漏极击穿电压。由于NMOS晶体管EHS1和ELS共享到低压侧供电电压轨VSS的共同块体端子连接，因此晶体管可以放入与相同类型的晶体管相同的阱。由于第二节点S2仅连接到NMOS晶体管EHS1和ELS的漏极端子，因此电子装置2的受保护节点（例如在图3中的子电路SC2的IN节点或在图6中的IN管脚）的电容负载是非常小的。

第二节点S2与正和负供电电压轨VDD、VSS联接到具有故障安全的和高度有效的ESD保护电路4的电子电路6。

在图5中，具有示出联接到电子电路6的ESD保护电路4的另一简化电路图。再次，图5仅示出ESD保护电路4的第二级。主保护级P1可以根据联接到第一节点S1的在图6中的主保护级EPC1配置，该第一节点S1进一步经保护电阻器RS联接到第二节点S2。在图5中的ESD保护电路4的副级包含优选是PMOS晶体管的单个高压侧CMOS晶体管EHS。高压侧晶体管EHS充当副级的功率耗散钳。优选是NMOS晶体管的低压侧CMOS晶体管ELS充当ESD电路4的副级的低压侧功率耗散钳。为更精确，低压侧PMOS晶体管ELS的漏极到块体pn结提供低压侧功率耗散钳的功能性。

高压侧PMOS晶体管EHS经源极、块体和栅极联接到正供电电压轨VDD。高压侧PMOS晶体管EHS的漏极联接到低压侧NMOS晶体管ELS的源极和栅极。低压侧NMOS晶体管ELS的漏极联接到第二节点S2。低压侧NMOS晶体管ELS的块体端子联接到负供电电压轨VSS。在将图5的实施例与图4的实施例比较时，可以注意到低压侧NMOS晶体管ELS类似于在图4的实施例中的高压侧NMOS晶体管配置。即，在图4中的低压侧NMOS晶体管ELS在图5的实施例中省去。由于在图5的实施例中的低压侧PMOS晶体管ELS的漏极到块体pn结为第二节点S2供应相同保护，因此在图4的实施例中的低压侧晶体管ELS是不必要的。在第二节点S2和负供电电压轨VSS之间具有二极管连接。因此，联接到第二节点S2与正和负供电电压轨VDD、VSS的电子电路6具有ESD保护电路4，该ESD保护电路4具有非常小的占位面积。

在图6中，具有电子装置2的另一简化电路图。电子装置2联接到正供电电压VDD和负供电电压VSS。进一步地，具有ESD保护的输入管脚IN。主保护级EPC1在第一节点S1和负供电电压轨VSS之间联接。该主保护级ESC1将强制进入输入管脚IN的ESD电流转向到供电轨VSS。进一步地，具有由EPC2的存在引起的供电轨VDD和VSS的ESD。

进一步地，具有副保护级P2，其包含充当副级的功率耗散轨钳的优选是PMOS晶体管的单个高压侧CMOS晶体管EHS。进一步地，具有低压侧CMOS晶体管ELS，其优选是NMOS晶体管并且充当ESD电路的副级P2的低压侧功率耗散钳。为更精确，低压侧PMOS晶体管ELS的漏极到块体pn结提供低压侧功率耗散钳的功能性。两级保护电路提供集成电路6的有效故障安全保护。

已参考本发明的优选实施例中的某些描述本发明，注意披露的实施例本质上仅是说明而不是限制，而且宽范围的变化、修改、改变和替换在前述披露中考虑，并且在一些情况下，可以在没有其他特征的对应使用的情况下采用本发明的一些特征。因此，广泛地并以与本发明的保护范围一致的方式解释附加权利要求是适当的。

Claims (8)

1.一种电子装置，包含至少一个集成电路，即IC，和用于所述至少一个集成电路的故障安全保护的静电放电即ESD保护电路，所述ESD保护电路包含：

具有主功率耗散钳的主保护级和随后的副保护级，所述副保护级经限流电阻器联接到所述主保护级，其中

第一主功率耗散钳在所述电子装置的第一供电电压和所述ESD保护电路的输入端之间串联联接，并且第二主功率耗散钳在所述电子装置的第二供电电压和所述ESD保护电路的所述输入端之间串联联接，

所述保护电阻器在所述ESD保护电路的所述输入节点和输出节点之间串联联接，

并且其中所述副保护级包含：

至少一个高压侧CMOS晶体管，其在所述输出端和所述第一供电电压之间联接并且充当第一副轨钳，以及

低压侧CMOS晶体管，其在所述输出端和所述第二供电电压之间联接并且充当第二副轨钳，其中

所述至少一个高压侧CMOS晶体管和所述低压侧CMOS晶体管被联接，以便在所述输出节点和所述第一供电电压之间提供齐纳二极管的反串联连接，并且其中：

所述低压侧CMOS晶体管被联接以提供在所述输出端和所述第二供电电压之间以正方向联接的齐纳二极管，以及

所述高压侧CMOS晶体管和所述低压侧CMOS晶体管是互补CMOS晶体管。

2.根据权利要求1所述的电子装置，其中所述高压侧晶体管中的至少一个的源极、栅极和块体联接到所述第一供电电压，而所述至少一个高压侧晶体管的漏极联接到所述低压侧晶体管的漏极，并且其中所述低压侧晶体管的块体联接到所述第二供电电压。

3.根据权利要求1所述的电子装置，其中所述副级包含单个低压侧晶体管与第一和第二高压侧晶体管，其中所述第一和所述第二高压侧晶体管的沟道串联联接，并且其中所述第二高压侧晶体管的源极、栅极和块体联接到所述第一供电电压，而所述第二高压侧晶体管的漏极联接到所述第一高压侧晶体管的源极和栅极，并且其中所述第一高压侧晶体管的漏极和所述低压侧晶体管的漏极联接到所述输出端，并且其中所述低压侧晶体管的源极和栅极联接到所述第二供电电压。

4.根据权利要求3所述的电子装置，其中所述第一高压侧晶体管的块体和所述低压侧晶体管的块体联接到所述第二供电电压。

5.根据权利要求3所述的电子装置，其中所述第二高压侧晶体管是PMOS晶体管并且联接到作为第一供电电压的正供电电压，所述第一高压侧晶体管是NMOS晶体管，并且所述低压侧晶体管是NMOS晶体管并且联接到作为第二供电电压的负供电电压。

6.根据权利要求1所述的电子装置，其中所述副级包含单个高压侧晶体管和单个低压侧晶体管，其中所述高压侧晶体管的源极、栅极和块体联接到所述第一供电电压，并且所述高压侧晶体管的漏极联接到所述低压侧晶体管的源极和栅极，并且其中所述低压侧晶体管的块体联接到所述第二供电电压，并且所述第二节点联接到所述低压侧晶体管的漏极。

7.根据权利要求7所述的电子装置，其中所述高压侧晶体管是联接到作为第一供电电压的正供电电压的PMOS晶体管，并且所述低压侧晶体管是联接到作为第二供电电压的负供电电压的NMOS晶体管。

8.根据权利要求7所述的电子装置，包含第一集成电路或子电路和第二集成电路或子电路，其中所述ESD保护电路的所述输入端联接到所述第一集成电路或子电路，并且所述ESD保护电路的所述输出端联接到所述第二集成电路。

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