CN106549012A - 静电放电保护装置及制造静电放电保护装置的方法 - Google Patents

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Abstract

本发明涉及一种静电放电保护装置及制造静电放电保护装置的方法。该静电放电保护装置包含阳极、阴极、抗负压晶体管及抗正压晶体管。阳极耦接至输入端，而阴极耦接至地端。抗负压晶体管包含N井区。抗正压晶体管包含N井区。抗正压晶体管的N井区浮接至抗负压晶体管的N井区。抗负压晶体管及抗正压晶体管以背对背的方式串接于阳极与阴极之间。

Description

静电放电保护装置及制造静电放电保护装置的方法
技术领域
本发明涉及一种静电放电保护装置，特别是涉及一种能够抵抗负压的静电放电保护装置。
背景技术
静电放电是当两个带电物体因为接触或短路时，带电物体中的电荷在短时间内经由放电路径流至另一物体的现象。静电放电在短时间内可能会产生巨大的电流而损毁芯片。由于人体或用来封装及测试芯片的机台都可能是带电物体，因此也都可能在与芯片接触的过程中，产生静电放电而对芯片造成无法回复的损害。为了避免芯片受到静电放电的伤害，现有技术会利用静电放电保护装置在芯片与带电物体之间以提供低阻抗的放电路径，让静电放电过程中所产生的电流能够通过静电放电保护装置而避免伤害到芯片。
为了避免在正常操作的情况下，静电放电保护装置意外导通而妨碍芯片的操作，静电放电保护装置的保持电压(holding voltage)应该设置在芯片的操作电压范围之外，例如当芯片的操作电压范围为1.2V至1.5V，则静电放电保护装置的保持电压则应该大于1.5V，以避免当芯片的输入电压为1.5V时意外导通静电放电保护装置的放电路径。然而在某些应用当中，芯片的操作电压范围会包含负电压，例如操作电压范围为-3V至3V，甚至有操作电压范围的上限值与下限值不对称的情况，例如操作电压范围为-10V至20V。然而一般的静电放电保护装置仅能提供单一电流方向的保护，且保护电压的范围亦有所限制，因此在设计上较无弹性，甚至造成电路设计及静电放电保护装置制造上的不便。
发明内容
本发明的一实施例提供一种静电放电保护装置。静电放电保护装置包含阳极、阴极、抗负压晶体管及抗正压晶体管。阳极耦接至输入端，阴极耦接至地端。抗负压晶体管包含N井区，及抗正压晶体管包含N井区，且抗正压晶体管的N井区浮接至抗负压晶体管的N井区。抗负压晶体管及抗正压晶体管以背对背(back to back)的方式串接于阳极与阴极之间。
本发明的另一实施例提供一种制造静电放电保护装置的方法。制造静电放电保护装置的方法包含取得欲保护的输入端的操作电压范围，根据操作电压范围决定静电放电保护装置的至少一抗正压晶体管及至少一抗负压晶体管的种类，根据电压操作范围及至少一抗正压晶体管和至少一抗负压晶体管的种类决定至少一抗正压晶体管的总数量及至少一抗负压晶体管的总数量，将至少一抗正压晶体管及至少一抗负压晶体管以背对背(back to back)的方式串接于输入端及地端之间，及将至少一抗正压晶体管中的第一抗正压晶体管的N井区浮接至至少一抗负压晶体管中的第一抗负压晶体管的N井区。
附图说明
图1为本发明一实施例的静电放电保护装置的电路示意图。
图2为图1的静电放电保护装置的结构剖面图。
图3为本发明另一实施例的静电放电保护装置的电路示意图。
图4为图3的静电放电保护装置的结构剖面图。
图5为本发明另一实施例的静电放电保护装置的电路示意图。
图6为本发明另一实施例的静电放电保护装置的电路示意图。
图7为本发明另一实施例的静电放电保护装置的电路示意图。
图8为本发明另一实施例的静电放电保护装置的电路示意图。
图9为图8的静电放电保护装置的结构剖面图。
图10为本发明另一实施例的制造静电放电保护装置的方法流程图。
图11为图10的方法的部分步骤流程图。
图12为图10的方法的部分步骤流程图。
图13为图10的方法的部分步骤流程图。
附图符号说明
100、200、300、400、500、600 静电放电保护装置
110、210、310、410、510、610 阳极
120、220、320、420、520、620 阴极
NX1、NX2、NX1′、PX1 抗负压晶体管
NY1、NY2、NY3、NY1′、PY1 抗正压晶体管
DNWNX1、DNWNX2、DNWNX1′、DNWPX1、 N井区
DNWNY1、DNWNY2、DNWNY3、
DNWNY1′、DNWPY1
ANX1、BNX1、ANX1′、BNX1′、ANY1、 N型区
BNY1、ANY1′、BNY1′、CPX1、CPY1、
DNX1、DNX1′、DNY1、DNY1′
APX1、BPX1、APY1、BPY1、CNX1、 P型区
CNY1、CNX1′、CNY1′
GPX1、GPY1、GNX1、GNY1、GNX1′、 栅极
GNY1′
V1、V2 电平
GND 地端
C1、C2 芯片
IN 输入端
700 方法
710至750、810至860、 步骤
910至960、1010至1060
具体实施方式
图1为本发明一实施例的静电放电保护装置100的电路示意图。静电放电保护装置100包含阳极110、阴极120、抗负压晶体管NX1及抗正压晶体管NY1。阳极110耦接至欲保护的芯片C1的输入端IN，阴极120则耦接至地端GND。
在图1中，抗负压晶体管NX1及抗正压晶体管NY1皆为N型金属氧化物半导体晶体管，抗负压晶体管NX1具有第一端、第二端、控制端以及N井区DNWNX1，抗正压晶体管NY1亦具有第一端、第二端、控制端及N井区DNWNY1。抗正压晶体管NY1的N井区DNWNY1浮接至抗负压晶体管NX1的N井区DNWNX1，亦即抗正压晶体管NY1的N井区DNWNY1及抗负压晶体管NX1的N井区DNWNX1之间虽然互相耦接，但却并未耦接至任何固定电平。
图2为静电放电保护装置100的结构剖面图。在图2中，抗负压晶体管NX1的第一端为N型区ANX1，抗负压晶体管NX1的第二端为N型区BNX1，抗负压晶体管NX1的控制端包含栅极GNX1，抗负压晶体管NX1的N型区ANX1及BNX1皆设置于抗负压晶体管NX1的P井区PWNX1，抗负压晶体管NX1的P井区PWNX1则设置于抗负压晶体管NX1的N井区DNWNX1，而抗负压晶体管NX1的N井区DNWNX1可为设置于P型基底Psub上方的N型深井区。P型基底Psub则可耦接至地端GND。此外，在本发明的实施例中，抗负压晶体管NX1的控制端可用以控制栅极GNX1下方的P井区PWNX1的电平，而为了让抗负压晶体管NX1的P井区PWNX1能更有效地接收到抗负压晶体管NX1的控制端的电平，抗负压晶体管NX1的控制端还可包含设置于P井区PWNX1内的P型区CNX1。
抗正压晶体管NY1的第一端为N型区ANY1，抗正压晶体管NY1的第二端为N型区BNY1，抗正压晶体管NY1的控制端包含栅极GNY1，抗正压晶体管NY1的N型区ANY1及BNY1皆设置于抗正压晶体管NY1的P井区PWNY1，抗正压晶体管NY1的P井区PWNY1则设置于抗正压晶体管NY1的N井区DNWNY1，而抗正压晶体管NY1的N井区DNWNY1可为设置于P型基底Psub上方的N型深井区。此外，在本发明的实施例中，抗正压晶体管NY1的控制端可用以控制栅极GNY1下方的P井区PWNY1的电平，为了让抗正压晶体管NY1的P井区PWNY1能更有效地接收到抗正压晶体管NY1的控制端的电平，抗正压晶体管NY1的控制端还可包含设置于P井区PWNY1内的P型区CNY1。
在图2的实施例中，为方便使抗负压晶体管NX1的N井区DNWNX1能够有效地耦接到外部元件，抗负压晶体管NX1的N井区DNWNX1中还设置了N型区DNX1，而N井区DNWNX1即可通过N型区DNX1与外部耦接。同样的，为方便使抗正压晶体管NY1的N井区DNWNY1能够有效地耦接到外部元件，抗正压晶体管NY1的N井区DNWNY1中还设置了N型区DNY1，而N井区DNWNY1即可通过N型区DNY1与外部耦接。然而在本发明的其他实施例中，外部元件亦可不通过N型区DNX1或DNY1而直接耦接至N井区DNWNX1或DNWNY1。
抗负压晶体管NX1的第一端(N型区ANX1)耦接至抗负压晶体管NX1的控制端(栅极GNX1及P型区CNX1)，抗负压晶体管NX1的第二端(N型区BNX1)经由N型区DNX1耦接至抗负压晶体管NX1的N井区DNWNX1或直接耦接至抗负压晶体管NX1的N井区DNWNX1，且抗负压晶体管NX1的控制端(栅极GNX1及P型区CNX1)耦接至阳极110。抗正压晶体管NY1的第一端(N型区ANY1)耦接至抗负压晶体管NX1的第二端(N型区BNX1)，抗正压晶体管NY1的第二端(N型区BNY1)耦接至抗正压晶体管NY1的控制端(栅极GNY1及P型区CNY1)，及抗正压晶体管NY1的控制端(栅极GNY1及P型区CNY1)耦接至阴极120。此外，抗负压晶体管NX1的N井区DNWNX1也会经由N型区DNX1及DNY1耦接至抗正压晶体管NY1的N井区DNWNY1。
换言之，抗负压晶体管NX1及抗正压晶体管NY1会以背对背(back toback)的方式串接于阳极110与阴极120之间，亦即抗正压晶体管NY1的控制端(栅极GNY1及P型区CNY1)会耦接至抗正压晶体管NY1中较靠近阴极120的第二端(N型区BNY1)，而抗负压晶体管NX1的控制端(栅极GNX1及P型区CNX1)则会耦接至抗负压晶体管NX1中较靠近阳极110的第一端(N型区ANX1)。
当阳极110的电平V1高于阴极120的地电平时，抗负压晶体管NX1的P型区CNX1及N型区ANX1会处于电平V1，而抗正压晶体管NY1的P型区CNY1及N型区BNY1会处于地电平，此时抗负压晶体管NX1的P井区PWNX1与N型区BNX1之间可视为顺向偏压的二极管，而抗正压晶体管NY1的N型区ANY1与P井区PWNY1之间则可视为逆向偏压的二极管。换言之，只要电平V1与地电平之间的电压差并未超过抗正压晶体管NY1的击穿电压，则抗正压晶体管NY1的N型区ANY1与P井区PWNY1之间的逆向偏压二极管仍会处于截止状态，因此静电放电保护装置100不会导通电流。再者，由于抗负压晶体管NX1的N井区DNWNX1及抗正压晶体管NY1的N井区DNWNY1会与抗负压晶体管NX1的N型区BNX1及抗正压晶体管NY1的N型区ANY1相耦接，因此抗负压晶体管NX1的N井区DNWNX1及抗正压晶体管NY1的N井区DNWNY1的电平皆会高于P型基底Psub的地电平，而可避免静电放电保护装置100产生漏电。
然而若电平V1为静电放电所产生，则电平V1与地电平之间的电压差可能会超过抗正压晶体管NY1的击穿电压，此时抗正压晶体管NY1的N型区ANY1与P井区PWNY1之间的逆向偏压二极管会击穿且被导通，而静电放电保护装置100即可提供放电路径避免静电放电所产生的大电流通过芯片C1而毁损芯片C1。
反之，当阳极110的电平V2低于对于阴极120的地电平，亦即阳极110及阴极120之间为负电压时，抗负压晶体管NX1的P型区CNX1及N型区ANX1会处于电平V2，而抗正压晶体管NY1的P型区CNY1及N型区BNY1会处于地电平，此时抗负压晶体管NX1的P井区PWNX1与N型区BNX1之间可视为逆向偏压的二极管，而抗正压晶体管NY1的N型区ANY1与P井区PWNY1之间则可视为顺向偏压的二极管。换言之，只要电平V2与地电平之间的负电压差并未超过抗负压晶体管NX1的击穿电压，则抗负压晶体管NX1的P井区PWNX1与N型区BNX1之间的逆向偏压二极管仍会处于截止状态，因此静电放电保护装置100不会导通电流。再者，虽然抗负压晶体管NX1的N井区DNWNX1及抗正压晶体管NY1的N井区DNWNY1的电平可能会略低于P型基底Psub的电平VGND，然而因为抗负压晶体管NX1的N井区DNWNX1及抗正压晶体管NY1的N井区DNWNY1会与抗负压晶体管NX1的N型区BNX1及抗正压晶体管NY1的N型区ANY1相耦接，所以P型基底Psub周围仍然没有电流路径，而可避免静电放电保护装置100产生漏电。
然而若电平V2为静电放电所产生，则电平V2与地电平之间的电压差可能会超过抗负压晶体管NX1的击穿电压，此时抗负压晶体管NX1的P井区PWNX1与N型区BNX1之间的逆向偏压二极管会击穿而被导通，而静电放电保护装置100即可提供放电路径避免大电流通过芯片C1而毁损芯片C1。
换言之，只要芯片C1的操作电压范围并未超过抗负压晶体管NX1及抗正压晶体管NY1的击穿电压，则当芯片C1的输入信号电压在操作电压范围时，静电放电保护装置100即不会导通，而芯片C1可以维持正常运作。一旦静电放电发生时，抗负压晶体管NX1或抗正压晶体管NY1即会击穿，使得静电放电保护装置100导通放电路径避免大电流通过芯片C1而毁损芯片C1。
如此一来，静电放电保护装置100即能够同时保护芯片C1免于受到正负电压的静电放电的影响。
在图1中，静电放电保护装置100的阳极110会耦接至抗负压晶体管NX1，而静电放电保护装置100的阴极120会耦接至抗正压晶体管NY1，然而在本发明的其他实施例中，抗负压晶体管亦可耦接至阴极而抗正压晶体管亦可耦接至阳极。图3为本发明一实施例的静电放电保护装置200的电路示意图。静电放电保护装置200包含阳极210、阴极220、抗负压晶体管NX1′及抗正压晶体管NY1′。抗负压晶体管NX1′的结构与抗负压晶体管NX1的结构相似，且抗正压晶体管NY1′与抗负压晶体管NY1的结构相似，静电放电保护装置100及200的差别主要在于线路连接的方式，图4为静电放电保护装置200的结构剖面图。
在图3中抗正压晶体管NY1′具有第一端、第二端、控制端以及N井区DNWNY1′，抗负压晶体管NX1′具有第一端、第二端、控制端以及N井区DNWNX1′，在图4中抗正压晶体管NY1′的第一端为N型区ANY1′，抗正压晶体管NY1′的第二端为N型区BNY1′，而抗正压晶体管NY1′的控制端包含栅极GNY1′，抗负压晶体管NX1′的第一端为N型区ANX1′，抗负压晶体管NX1′的第二端为N型区BNX1′，而抗负压晶体管NX1′的控制端包含栅极GNX1′。此外，在本发明的实施例中，抗正压晶体管NY1′的控制端可用以控制栅极G NY1′下方的P井区PWNY1′的电平，为了让抗正压晶体管NY1′的P井区PWNY1′能更有效地接收到抗正压晶体管NY1′的控制端的电平，抗正压晶体管NY1′的控制端还可包含设置于P井区PWNY1内的P型区CNY1′。而为了让抗负压晶体管NX1′的P井区PWNX1′有效地接收到抗负压晶体管NX1′的控制端的电压，抗负压晶体管NX1′的控制端还可包含设置于P井区PWNX1′内的P型区CNX1′。
抗正压晶体管NY1′的第一端(N型区ANY1′)耦接至阳极210，抗正压晶体管NY1′的第二端(N型区BNY1′)耦接至抗正压晶体管NY1′的控制端(栅极GNY1′及P型区CNY1′)并经由N型区DNY1′耦接至及抗正压晶体管NY1′的N井区DNWNY1′。抗负压晶体管NX1′的第一端(N型区ANX1′)耦接至抗负压晶体管NX1′的控制端(栅极GNX1′及P型区CNX1′)，抗负压晶体管NX1′的第二端(N型区BNX1′)耦接至阴极220，而抗负压晶体管NX1′的控制端(栅极GNX1′及P型区CNX1′)耦接至抗正压晶体管NY1′的第二端(N型区BNY1′)，且抗正压晶体管NY1′的N井区DNWNY1′会经由N型区DNX1′及DNY1′耦接至浮接至抗负压晶体管NX1′的N井区DNWNX1′。
由于抗负压晶体管NX1′及抗正压晶体管NY1′仍是以背对背的方式串接，因此静电放电保护装置200也可以达到保护芯片C1的功能。详言之，当阳极210的电平V1高于对于阴极220的地电平时，抗正压晶体管NY1′的N型区ANY1′与P井区PWNY1′之间会形成逆向偏压的二极管，因此只有在电平V1与地电平之间的电压超过抗正压晶体管NY1′的击穿电压时，静电放电保护装置200才会导通。同样的，当阳极210的电平V2低于对于阴极220的地电平时，抗负压晶体管NX1′的N型区BNX1′与P井区PWNX1′之间会形成逆向偏压的二极管，因此只有在电平V2与地电平之间的负电压超过抗负压晶体管NX1′的击穿电压时，静电放电保护装置200才会导通。如此一来，静电放电保护装置200也能够在不影响芯片C1正常运作的情况下，避免芯片C1受到静电放电的损害。
此外，虽然静电放电保护装置100及200皆仅包含一个抗负压晶体管及一个抗正压晶体管，然而在其他实施例中，本发明的静电放电保护装置亦可根据所欲保护的芯片的操作电压范围来调整抗负压晶体管及抗正压晶体管的数量。
图5为静电放电保护装置300的电路示意图。静电放电保护装置300包含阳极310、阴极320、多个抗负压晶体管及多个抗正压晶体管。阳极310耦接至欲保护的芯片C2的输入端IN，阴极320则耦接至地端GND。若欲保护的芯片C2的操作电压范围为-8伏特至14伏特，且抗负压晶体管及抗正压晶体管的击穿电压约为5伏特，此时静电放电保护装置300即可包含两个抗负压晶体管NX1及NX2，以及三个抗正压晶体管NY1、NY2及NY3。
在本实施例中，抗负压晶体管NX1及NX2及抗正压晶体管NY1、NY2及NY3皆为N型金属氧化物半导体场效应晶体管。抗负压晶体管NX2的第一端(N型区)耦接至抗负压晶体管NX2的控制端(P型区)，抗负压晶体管NX2的第二端(N型区)耦接至抗负压晶体管NX2的N井区DNWNX2，而抗负压晶体管NX2的控制端(P型区)耦接至阳极310。抗负压晶体管NX1的第一端(N型区)耦接至抗负压晶体管NX1的控制端，抗负压晶体管NX1的第二端(N型区)耦接至抗负压晶体管NX1的N井区DNWNX1，而抗负压晶体管NX1的控制端(P型区)耦接至抗负压晶体管NX2的第二端(N型区)。
抗正压晶体管NY1的第一端(N型区)耦接至抗负压晶体管NX1的第二端(N型区)以及抗正压晶体管NY1的N井区DNWNY1，抗正压晶体管NY1的第二端(N型区)耦接至抗正压晶体管NY1的控制端(P型区)。抗正压晶体管NY2的第一端(N型区)耦接至抗正压晶体管NY1的第二端(N型区)以及抗正压晶体管NY2的N井区DNWNY2，抗正压晶体管NY2的第二端(N型区)耦接至抗正压晶体管NY2的控制端(P型区)。抗正压晶体管NY3的第一端(N型区)耦接至抗正压晶体管NY2的第二端(N型区)以及抗正压晶体管NY3的N井区DNWNY3，抗正压晶体管NY3的第二端(N型区)耦接至抗正压晶体管NY3的控制端(P型区)，而抗正压晶体管NY3的控制端(P型区)耦接至阴极320。
如此一来，当阳极310的电平V1高于阴极320的地电平时，抗正压晶体管NY1的第一端(N型区)与控制端下方的P井区之间会形成逆向偏压的二极管，抗正压晶体管NY2的第一端(N型区)与控制端下方的P井区之间会形成逆向偏压的二极管，而抗正压晶体管NY3的第一端(N型区)与控制端下方的P井区之间也会形成逆向偏压的二极管。且由于抗正压晶体管NY1的N井区DNWNY1、抗正压晶体管NY2的N井区DNWNY2及抗正压晶体管NY3的N井区DNWNY3皆并未耦接至固定的电平，因此N井区DNWNY1、DNWNY2及DNWNY3与P型基底之间皆无法产生电流路径，而只有在电平V1与地电平之间的电压超过抗正压晶体管NY1、NY2及NY3的击穿电压的总和时，亦即电平V1与地电平之间的电压超过15伏特以上时，静电放电保护装置300才会导通。由于芯片C2的操作电压范围为-8伏特至14伏特，而尚未超过抗正压晶体管NY1、NY2及NY3的击穿电压的总和，因此在正常操作的情况下，静电放电保护装置300并不会被导通，而芯片C2仍可以维持正常的操作。
相反的，当阳极310的电平V2低于阴极320的地电平时，抗负压晶体管NX1的第二端(N型区)与控制端下方的P井区之间会形成逆向偏压的二极管，而抗负压晶体管NX2的第二端(N型区)与控制端下方的P井区之间也会形成逆向偏压的二极管。且由于抗负压晶体管NX1的N井区DNWNX1及抗负压晶体管NX2的N井区DNWNX2皆并未耦接至固定的电平，因此N井区DNWNX1及DNWNX2与P型基底之间皆无法产生电流路径，而只有在电平V2与地电平之间的负电压超过抗负压晶体管NX1及NX2的击穿电压的总和时，亦即电平V2与地电平之间的负电压低于-10伏特以上时，静电放电保护装置300才会导通。由于芯片C2的操作电压范围为-8伏特至14伏特，而尚未超过抗负压晶体管NX1及NX2的击穿电压的总和，因此在正常操作的情况下，静电放电保护装置300并不会被导通，而芯片C2仍可以维持正常的操作。
如此一来，静电放电保护装置300即可以通过叠加抗正压晶体管及抗负压晶体管的方式来提升保持电压，进而能够在不影响芯片C2正常运作的情况下，避免芯片C2受到静电放电的损害。
此外，虽然在静电放电保护装置300中，抗正压晶体管NY1的N井区DNWNY1、抗正压晶体管NY2的N井区DNWNY2及抗正压晶体管NY3的N井区DNWNY3会各自耦接至抗正压晶体管NY1的第一端、抗正压晶体管NY2的第一端及抗正压晶体管NY3的第一端，而抗负压晶体管NX1的N井区DNWNX1及抗负压晶体管NX2的N井区DNWNX2会各自耦接至抗负压晶体管NX1的第二端及抗负压晶体管NX2的第二端，然而在其他实施例中，抗正压晶体管NY1的N井区DNWNY1、抗正压晶体管NY2的N井区DNWNY2及抗正压晶体管NY3的N井区DNWNY3以及抗负压晶体管NX1的N井区DNWNX1及抗负压晶体管NX2的N井区DNWNX2亦可彼此相耦接。
图6为静电放电保护装置400的电路示意图，静电放电保护装置400包含阳极410、阴极420、抗正压晶体管NY1、NY2及NY3以及抗负压晶体管NX1及NX2。静电放电保护装置400与静电放电保护装置300的结构相似，差别仅在于抗正压晶体管NY1的N井区DNWNY1、抗正压晶体管NY2的N井区DNWNY2及抗正压晶体管NY3的N井区DNWNY3以及抗负压晶体管NX1的N井区DNWNX1及抗负压晶体管NX2的N井区DNWNX2会彼此相耦接于同一节点。由于抗正压晶体管NY1的N井区DNWNY1、抗正压晶体管NY2的N井区DNWNY2及抗正压晶体管NY3的N井区DNWNY3以及抗负压晶体管NX1的N井区DNWNX1及抗负压晶体管NX2的N井区DNWNX2并未耦接至固定的电平，因此在各N井区DNWNY1、DNWNY2、DNWNY3、DNWNX1及DNWNX2与P型基底之间，仍不会形成电流路径，也因此静电放电保护装置400仍可以通过叠加抗正压晶体管或抗负压晶体管的方式来提升保持电压以符合系统的需求。
虽然静电放电保护装置300及400中的抗正压晶体管NY1、NY2及NY3依序串接且抗负压晶体管NX1及NX2亦为依序串接，然而在本发明的其他实施例中，抗正压晶体管NY1、NY2及NY3以及抗负压晶体管NX1及NX2亦可以任意次序相串接。图7为静电放电保护装置500的电路示意图。静电放电保护装置500与静电放电保护装置300的结构及运作原理相似，然而静电放电保护装置500的抗正压晶体管NY1′、NY2′及NY3′及抗负压晶体管NX1′及NX2′是以抗正压晶体管NY1′、抗负压晶体管NX1′、抗正压晶体管NY2′、抗负压晶体管NX2′、抗正压晶体管NY3′的顺序串接于阳极510及阴极520之间。由于每一抗正压晶体管与相邻的抗负压晶体管之间仍以背对背的方式串接，每一抗负压晶体管与相邻的抗正压晶体管之间也以背对背的方式串接，且抗正压晶体管NY1′、NY2′及NY3′的N井区DNWNY1′、DNWNY2′及DNWNY3′以及抗负压晶体管NX1′及NX2′的N井区DNWNX1′及DNWNX2′皆为浮接状态，而并未耦接至固定的电平，因此静电放电保护装置500中抗正压晶体管NY1′、NY2′及NY3′的击穿电压仍能够叠加以增加静电放电保护装置500的保持电压的范围，而抗负压晶体管NX1′及NX2′的击穿电压也可叠加以增加静电放电保护装置500的保持电压的范围。
换言之，若欲保护的芯片的操作电压范围不同时，即可在静电放电保护装置中加入对应数量的抗负压晶体管及/或抗正压晶体管，并使各个抗负压晶体管及各个抗正压晶体管以背对背的方式串接，而各个抗负压晶体管及各个抗正压晶体管则可以任意的次序排列。举例来说，静电放电保护装置100还可以包含至少一抗负压晶体管串接于阳极110及抗负压晶体管NX1之间，或者还可包含至少一抗负压晶体管串接于抗正压晶体管NY1及阴极120之间，或者还可包含至少一抗正压晶体管串接阳极110及第一抗负压晶体管NX1之间，又或者还可包含至少一抗正压晶体管串接于抗正压晶体管NY1及阴极120之间。
此外，虽然静电放电保护装置100至500皆使用N型金属氧化物半导体晶体管，然而在本发明的其他实施例中，静电放电保护装置亦可使用P型金属氧化物半导体晶体管。图8为本发明一实施例的静电放电保护装置600的电路示意图，图9为静电放电保护装置600的结构剖面图。静电放电保护装置600包含阳极610、阴极620、抗负压晶体管PX1及抗正压晶体管PY1。阳极610耦接至欲保护的芯片C1的输入端IN，阴极620则耦接至地端GND。抗负压晶体管PX1及抗正压晶体管PY1皆为P型金属氧化物半导体晶体管。
在图8中，抗负压晶体管PX1具有第一端、第二端、控制端以及N井区NWPX1，抗正压晶体管PY1具有第一端、第二端、控制端以及N井区NWPY1。在图9中，P型区APX1及BPX1则设置于N井区NWPX1中，P型区APY1及BPY1设置于N井区NWPY1中，且N井区NWPY1及NWPX1是设置于P型基底Psub中。抗负压晶体管PX1的第一端为P型区APX1，抗负压晶体管PX1的第二端为P型区BPX1，而抗负压晶体管PX1的控制端包含栅极GPX1，抗正压晶体管PY1的第一端为P型区APY1，抗正压晶体管PY1的第二端为P型区BPY1，而抗正压晶体管PY1的控制端包含栅极GPY1。抗正压晶体管PY1的栅极GPY1可用以控制栅极GPY1下方的N井区NWPY1的电平，而抗负压晶体管PX1的栅极GPX1可用以控制栅极GPX1下方的N井区NWPX1的电平。因此，为了有效地控制抗正压晶体管PY1的N井区NWPY1的电平，N井区NWPY1可通过设置于N井区NWPY1内的N型区CPY1与外部耦接，为了有效地控制抗正压晶体管PX1的N井区NWPX1的电平，N井区NWPX1亦可通过设置于N井区NWPX1内的N型区CPX1与外部耦接。
抗负压晶体管PX1的第一端(P型区APX1)耦接至阳极610，抗负压晶体管PX1的第二端(P型区BPX1)耦接至抗负压晶体管PX1的控制端(栅极GPX1)并经由N型区CPX1耦接至抗负压晶体管PX1的N井区NWPX1。抗正压晶体管PY1的第一端(P型区APY1)耦接至抗正压晶体管PY1的控制端(栅极GPY1)，抗正压晶体管PY1的第二端(P型区BPY1)耦接至阴极620，抗正压晶体管PY1的控制端(栅极GPY1)耦接至抗负压晶体管PX1的第二端(P型区BPX1)，且抗正压晶体管PY1的N井区NWPY1浮接至抗负压晶体管PX1的N井区NWPX1，亦即抗正压晶体管PY1的N井区NWPY1及抗负压晶体管X1的N井区NWPX1之间虽然互相耦接，但却并未耦接至任何固定电平。
在静电放电保护装置600中，抗负压晶体管PX1的N井区NWPX1、抗正压晶体管PY1的N井区NWPY1、抗负压晶体管PX1的第二端(P型区BPX1)以及抗正压晶体管PY1的第一端(P型区APY1)会彼此相耦接。在此实施例中，抗负压晶体管PX1的控制端(栅极GPX1)与N型区CPX1皆可用以输入电压至N井区NWPX1，因此两者会相耦接而保持在相同的电平；而抗正压晶体管PY1的控制端(栅极GPY1)与N型区CPY1也皆可用以输入电压至N井区NWPY1，因此两者会互相耦接而保持在相同的电平。
如此一来，当阳极610的电平V1高于对于阴极620的地电平时，抗正压晶体管PY1的N井区NWPY1与P型区BPY1之间会形成逆向偏压的二极管，因此只有在电平V1与地电平之间的电压超过抗正压晶体管PY1的击穿电压时，静电放电保护装置600才会导通。同样的，当阳极610的电平V2低于对于阴极620的地电平时，抗负压晶体管PX1的N井区NWPX1与P型区APX1之间会形成逆向偏压的二极管，因此只有在电平V2与地电平之间的负电压超过抗负压晶体管PX1的击穿电压时，静电放电保护装置600才会导通。如此一来，静电放电保护装置600也能够在不影响芯片C1正常运作的情况下，避免芯片C1受到静电放电的损害。
此外，由于不同种类的晶体管会具有不同的击穿电压，因此根据所欲保护的芯片的操作电压范围不同，亦可选用不同种类的晶体管来制作静电放电保护装置，例如可选择利用横向扩散(Laterally Diffused)金属氧化物半导体场效应晶体管、双重扩散(DOUBLE DIFFUSED DRAIN)金属氧化物半导体场效应晶体管、全耗尽(Fully Depleted)金属氧化物半导体场效应晶体管及/或双载子接面晶体管来作为抗正压晶体管及/或抗负压晶体管。
图10为本发明一实施例的制造静电放电保护装置的方法700流程图。方法700包含步骤S710至S750。
S710：取得欲保护的芯片的输入端的操作电压范围；
S720：根据操作电压范围决定静电放电保护装置的至少一抗正压晶体管及至少一抗负压晶体管的种类；
S730：根据电压操作范围及至少一抗正压晶体管及至少一抗负压晶体管的种类决定至少一抗正压晶体管的总数量及至少一抗负压晶体管的总数量；
S740：将至少一抗正压晶体管及至少一抗负压晶体管以背对背(back toback)的方式串接于输入端及地端之间；
S750：将至少一抗正压晶体管中的第一抗正压晶体管的N井区浮接至至少一抗负压晶体管中的第一抗负压晶体管的N井区。
于步骤S710当中，会先取得欲保护的芯片的输入端的操作电压范围，而步骤S720则可以根据输入端的操作电压范围选择合适的抗正压晶体管及抗负压晶体管的种类。
举例来说，步骤S720可包含当操作电压范围的上限为15伏特以下时，决定抗正压晶体管的种类为N型金属氧化物半导体场效应晶体管、P型金属氧化物半导体场效应晶体管、PNP双载子接面晶体管及/或NPN双载子接面晶体管，当操作电压范围的上限为15伏特至30伏特时，决定抗正压晶体管的种类为N型双重扩散(DOUBLE DIFFUSED DRAIN)金属氧化物半导体场效应晶体管或P型双重扩散金属氧化物半导体场效应晶体管，当操作电压范围的上限为30伏特至65伏特时，决定抗正压晶体管的种类为N型全耗尽(Fully Depleted)金属氧化物半导体场效应晶体管、P型全耗尽金属氧化物半导体场效应晶体管、N型横向扩散(Laterally Diffused)金属氧化物半导体场效应晶体管或P型横向扩散金属氧化物半导体场效应晶体管，而当操作电压范围的上限为65伏特以上时，决定抗正压晶体管的种类为N型横向扩散(Laterally Diffused)金属氧化物半导体场效应晶体管或P型横向扩散(Laterally Diffused)金属氧化物半导体场效应晶体管。
同样的，步骤S720可包含当操作电压范围的下限为负15伏特以上时，决定抗负压晶体管的种类为N型金属氧化物半导体场效应晶体管、P型金属氧化物半导体场效应晶体管、PNP双载子接面晶体管及/或NPN双载子接面晶体管，当操作电压范围的下限为负15伏特至负30伏特时，决定抗负压晶体管的种类为N型双重扩散(DOUBLE DIFFUSED DRAIN)金属氧化物半导体场效应晶体管或P型双重扩散金属氧化物半导体场效应晶体管，当操作电压范围的下限为负30伏特至负65伏特时，决定抗负压晶体管的种类为N型全耗尽(Fully Depleted)金属氧化物半导体场效应晶体管、P型全耗尽金属氧化物半导体场效应晶体管、N型横向扩散(Laterally Diffused)金属氧化物半导体场效应晶体管或P型横向扩散金属氧化物半导体场效应晶体管，而当操作电压范围的下限为负65伏特以下时，决定抗负压晶体管的种类为N型横向扩散(Laterally Diffused)金属氧化物半导体场效应晶体管或P型横向扩散(Laterally Diffused)金属氧化物半导体场效应晶体管。
举例来说，若欲保护的芯片C2的输入端的操作电压范围为-8伏特至14伏特，则由于C2的输入端的操作电压范围的上限为15伏特以下且下限为负15伏特以上，因此可选择N型金属氧化物半导体场效应晶体管、P型金属氧化物半导体场效应晶体管、PNP双载子接面晶体管及/或NPN双载子接面晶体管作为抗正压晶体管及抗负压晶体管。
决定抗正压晶体管及抗负压晶体管的种类之后，步骤S730即可根据电压操作范围以及抗正压晶体管和抗负压晶体管的种类决定抗正压晶体管的总数量及抗负压晶体管的总数量。为了使静电放电保护装置在不影响到芯片C2正常操作的情况下，保护芯片C2免于静电放电的影响，在决定抗正压晶体管及抗负压晶体管的总数量时，需使至少一抗正压晶体管的击穿电压的总合不小于电压操作范围的上限，并使至少一抗负压晶体管的击穿电压的绝对值的总合不小于电压操作范围的下限的绝对值。
举例来说，芯片C2的输入端的操作电压范围为-8伏特至14伏特，因此可选择抗正压晶体管及抗负压晶体管的种类为N型金属氧化物半导体晶体管，且由于N型金属氧化物半导体晶体管的击穿电压约为5伏特，因此可将抗正压晶体管的总数量设定为3并将抗负压晶体管的总数量设定为2。
决定抗正压晶体管及抗负压晶体管的种类及总数量之后，步骤S740会将至少一抗正压晶体管及至少一抗负压晶体管以背对背(back to back)的方式串接于输入端及地端之间，例如将抗正压晶体管Y1、Y2及Y3以及抗负压晶体管X1及X2以如同图5的静电放电保护装置300的方式串皆于芯片C2的输入端IN以及地端GND之间。在此情况下，步骤S750还会将抗正压晶体管NY1的N井区DNWNY1浮接至抗负压晶体管NX1的N井区DNWNX1。
在其他实施例中，例如当所欲保护的芯片为C1时，则根据方法700选择抗正压晶体管及抗负压晶体管的种类及数量后，方法700还可包含步骤S810至S860以制造静电放电保护装置100。图11为步骤S810至S860的流程图。
S810：将抗负压晶体管NX1的P型区CNX1耦接至输入端IN；
S820：将抗负压晶体管NX1的N型区BNX1耦接至抗负压晶体管NX1的N井区DNWNX1；
S830：将抗负压晶体管NX1的N型区ANX1耦接至抗负压晶体管NX1的P型区CNX1；
S840：将抗正压晶体管NY1的N型区ANY1耦接至抗负压晶体管NX1的N型区BNX1；
S850：将抗正压晶体管NY1的P型区CNY1耦接至地端GND；及
S860：将抗正压晶体管NY1的N型区BNY1耦接至抗正压晶体管NY1的P型区CNY1。
图12为步骤S910至S960的流程图。在本发明的部分实施例中，当所欲保护的芯片为C1时，则亦可利用方法700制造静电放电保护装置200，此时方法700还可包含步骤S910至S960。
S910：将抗正压晶体管NY1′的N型区ANY1′耦接至输入端IN；
S920：将抗正压晶体管NY1′的P型区CNY1′耦接至抗正压晶体管NY1′的N井区DNWNY1′；
S930：将抗正压晶体管NY1′的N型区BNY1′耦接至抗正压晶体管NY1′的P型区CNY1′；
S940：将抗负压晶体管NX1′的P型区CNX1′耦接至抗正压晶体管NY1′的P型区CNY1′；
S950：将抗负压晶体管NX1′的N型区BNX1′耦接至地端GND；及
S960：将抗负压晶体管NX1′的N型区ANX1′耦接至抗负压晶体管NX1′的P型区CNX1′。
图13为步骤S1010至S1060的流程图。在本发明的部分实施例中，当选择P型金属氧化物半导体晶体管或PNP双极性接面晶体管作为抗正压晶体管及抗负压晶体管时，则亦可利用方法700制造静电放电保护装置600，此时方法700还可包含步骤S1010至S1060。
S1010：将抗负压晶体管PX1的P型区APX1耦接至输入端IN；
S1020：将抗负压晶体管PX1的栅极GPX1及N型区CPX1耦接至抗负压晶体管PX1的N井区DNWPX1；
S1030：将抗负压晶体管PX1的P型区BPX1耦接至抗负压晶体管PX1的N型区CPX1；
S1040：将抗正压晶体管PY1的栅极GPY1及N型区CPY1耦接至抗负压晶体管PX1的栅极GPX1及N型区CPX1；
S1050：将抗正压晶体管PY1的P型区BPY1耦接至地端GND；及
S1060：将抗正压晶体管PY1的P型区APY1耦接至抗正压晶体管PY1的栅极GPY1及N型区CPY1。
方法700提供了一种根据欲保护的电路的操作电压范围来制造静电放电保护装置的方法，且根据方法700可以通过叠加抗正压晶体管及/或抗负压晶体管的方式来提升静电放电保护装置的保持电压，并且能够提供双向电流的保护，因此在设计上较现有技术的静电放电保护装置更具有弹性。
综上所述，本发明的实施例所提出的静电放电保护装置以及制造静电放电保护装置的方法能够通过叠加抗正压晶体管及/或抗负压晶体管的方式来提升静电放电保护装置的保持电压，并且能够提供双向电流的保护，因此在设计上较现有技术的静电放电保护装置更具有弹性。
以上所述仅为本发明的较佳实施例，凡依本发明所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (25)

1.一种静电放电保护装置，包含：
一阳极，耦接至一输入端；
一阴极，耦接至一地端；
一第一抗负压晶体管，包含一N井区；及
一第一抗正压晶体管，包含一N井区，浮接至该第一抗负压晶体管的该N井区；
其中：
该第一抗负压晶体管及该第一抗正压晶体管以背对背的方式串接于该阳极与该阴极之间。
2.根据权利要求1所述的静电放电保护装置，其中：
该第一抗负压晶体管还包含：
一第一P型区，耦接至该阳极；及
一第一N型区，耦接至该第一抗负压晶体管的该N井区；及
该第一抗正压晶体管还包含：
一第一P型区，耦接至该阴极；及
一第一N型区，耦接于该第一抗负压晶体管的该第一N型区。
3.根据权利要求2所述的静电放电保护装置，其中：
该第一抗负压晶体管为P型晶体管或PNP双极性接面晶体管；
该第一抗负压晶体管还包含一第二P型区，耦接至该第一抗负压晶体管的该第一N型区；及
该第一抗负压晶体管的该第一N型区、该第一P型区及该第二P型区设置于该第一抗负压晶体管的该N井区。
4.根据权利要求2所述的静电放电保护装置，其中：
该第一抗正压晶体管为P型晶体管或PNP双极性接面晶体管；
该第一抗正压晶体管还包含一第二P型区，耦接至该第一抗正压晶体管的该第一N型区；及
该第一抗正压晶体管的该第一N型区、该第一P型区及该第二P型区设置于该第一抗正压晶体管的该N井区。
5.根据权利要求1所述的静电放电保护装置，其中：
该第一抗正压晶体管还包含：
一第一N型区，耦接至该阳极；及
一第一P型区耦接于该第一抗正压晶体管的该N井区；及
该第一抗负压晶体管还包含：
一第一P型区耦接至该第一抗正压晶体管的该第一P型区；及
一第一N型区耦接至该阴极。
6.根据权利要求2或5所述的静电放电保护装置，其中：
该第一抗负压晶体管为N型晶体管或NPN双极性接面晶体管；
该第一抗负压晶体管还包含一第二N型区，耦接至该第一抗负压晶体管的该第一P型区；
该第一抗负压晶体管的该第一N型区、该第二N型区及该第一P型区设置于该第一抗负压晶体管的一P井区；及
该第一抗负压晶体管的该P井区设置于该第一抗负压晶体管的该N井区。
7.根据权利要求2或5所述的静电放电保护装置，其中：
该第一抗正压晶体管为N型晶体管或NPN双极性接面晶体管；
该第一抗正压晶体管还包含一第二N型区，耦接至该第一抗正压晶体管的该第一P型区；
该第一抗正压晶体管的该第一N型区、该第二N型区及该第一P型区设置于该第一抗正压晶体管的一P井区；及
该第一抗正压晶体管的该P井区设置于该第一抗正压晶体管的该N井区。
8.根据权利要求1所述的静电放电保护装置，其中该第一抗负压晶体管为金属氧化物半导体场效应晶体管、横向扩散金属氧化物半导体场效应晶体管、双重扩散金属氧化物半导体场效应晶体管、全耗尽金属氧化物半导体场效应晶体管或双载子接面晶体管，且该第一抗正压晶体管为金属氧化物半导体场效应晶体管、横向扩散金属氧化物半导体场效应晶体管、双重扩散金属氧化物半导体场效应晶体管、全耗尽金属氧化物半导体场效应晶体管或双载子接面晶体管。
9.根据权利要求1所述的静电放电保护装置，还包含：
至少一第二抗负压晶体管，串接于该阳极及该第一抗负压晶体管之间。
10.根据权利要求1所述的静电放电保护装置，还包含：
至少一第二抗正压晶体管，串接于该阳极及该第一抗负压晶体管之间。
11.根据权利要求1、9或10所述的静电放电保护装置，还包含：
至少一第二抗负压晶体管，串接于该第一抗正压晶体管及该阴极之间。
12.根据权利要求1、9或10所述的静电放电保护装置，还包含：
至少一第二抗正压晶体管，串接于该第一抗正压晶体管及该阴极之间。
13.一种制造静电放电保护装置的方法，包含：
取得欲保护的一输入端的一操作电压范围；
根据该操作电压范围决定该静电放电保护装置的至少一抗正压晶体管及至少一抗负压晶体管的种类；
根据该电压操作范围及该至少一抗正压晶体管及该至少一抗负压晶体管的种类决定该至少一抗正压晶体管的总数量及该至少一抗负压晶体管的总数量；
将该至少一抗正压晶体管及该至少一抗负压晶体管以背对背的方式串接于该输入端及一地端之间；及
将该至少一抗正压晶体管中的一第一抗正压晶体管的一N井区浮接至该至少一抗负压晶体管中的一第一抗负压晶体管的一N井区。
14.根据权利要求13所述的方法，还包含：
将该第一抗负压晶体管的一第一P型区耦接至该输入端；
将该第一抗负压晶体管的一第一N型区耦接至该第一抗负压晶体管的该N井区；
将该第一抗正压晶体管的一第一N型区耦接至该第一抗负压晶体管的该第一N型区；及
将该第一抗正压晶体管的一第一P型区耦接至该地端。
15.根据权利要求13所述的方法，还包含：
将该第一抗正压晶体管的一第一N型区耦接至该输入端；
将该第一抗正压晶体管的一第一P型区耦接至该第一抗正压晶体管的该N井区；
将该第一抗负压晶体管的一第一P型区耦接至该第一抗正压晶体管的该第一P型区；及
将该第一抗负压晶体管的一第一N型区耦接至该地端。
16.根据权利要求14或15所述的方法，其中该第一抗负压晶体管为N型晶体管或NPN双极性接面晶体管，该方法还包含：
将该第一抗负压晶体管的一第二N型区耦接至该第一抗负压晶体管的该第一P型区；
其中该第一抗负压晶体管的该第一N型区、该第二N型区及该第一P型区设置于该第一抗负压晶体管的一P井区，且该第一抗负压晶体管的该P井区设置于该第一抗负压晶体管的该N井区。
17.根据权利要求14或15所述的方法，其中该第一抗负压晶体管为P型晶体管或PNP双极性接面晶体管，该方法还包含：
将该第一抗负压晶体管的一第二P型区耦接至该第一抗负压晶体管的该第一N型区；
其中该第一抗负压晶体管的该第一N型区、该第一P型区及该第二P型区设置于该第一抗负压晶体管的该N井区。
18.根据权利要求14或15所述的方法，其中该第一抗正压晶体管为N型晶体管或NPN双极性接面晶体管，该方法还包含：
将该第一抗正压晶体管的一第二N型区耦接至该第一抗正压晶体管的该第一P型区；
其中该第一抗正压晶体管的该第一N型区、该第二N型区及该第一P型区设置于该第一抗正压晶体管的一P井区，且该第一抗正压晶体管的该P井区设置于该第一抗正压晶体管的该N井区。
19.根据权利要求14或15所述的方法，其中该第一抗正压晶体管为P型晶体管或PNP双极性接面晶体管，该方法还包含：
将该第一抗正压晶体管的一第二P型区耦接至该第一抗正压晶体管的该第一N型区；
其中该第一抗正压晶体管的该第一N型区、该第一P型区及该第二P型区设置于该第一抗正压晶体管的该N井区。
20.根据权利要求13所述的方法，其中根据该操作电压范围决定该静电放电保护装置的该至少一抗正压晶体管及该至少一抗负压晶体管的种类是根据该操作电压范围决定该至少一第一抗负压晶体管为金属氧化物半导体场效应晶体管、横向扩散金属氧化物半导体场效应晶体管、双重扩散金属氧化物半导体场效应晶体管、全耗尽金属氧化物半导体场效应晶体管或双载子接面晶体管，及根据该操作电压范围决定该至少一第一抗正压晶体管为金属氧化物半导体场效应晶体管、横向扩散金属氧化物半导体场效应晶体管、双重扩散金属氧化物半导体场效应晶体管、全耗尽金属氧化物半导体场效应晶体管或双载子接面晶体管。
21.根据权利要求13所述的方法，其中根据该操作电压范围决定该静电放电保护装置的该至少一抗正压晶体管及该至少一抗负压晶体管的种类包含：
当该操作电压范围的上限为正15伏特以下时，决定该至少一抗正压晶体管的种类为N型金属氧化物半导体场效应晶体管、P型金属氧化物半导体场效应晶体管、PNP双载子接面晶体管或NPN双载子接面晶体管；及
当该操作电压范围的下限为负15伏特以上时，决定该至少一抗负压晶体管的种类为N型金属氧化物半导体场效应晶体管、P型金属氧化物半导体场效应晶体管、PNP双载子接面晶体管或NPN双载子接面晶体管。
22.根据权利要求13所述的方法，其中根据该操作电压范围决定该静电放电保护装置的该至少一抗正压晶体管及该至少一抗负压晶体管的种类包含：
当该操作电压范围的上限为正30至正15伏特之间时，决定该至少一抗正压晶体管的种类为N型双重扩散金属氧化物半导体场效应晶体管或P型双重扩散金属氧化物半导体场效应晶体管；及
当该操作电压范围的下限为负30伏特至负15伏特之间时，决定该至少一抗负压晶体管的种类为N型双重扩散金属氧化物半导体场效应晶体管或P型双重扩散金属氧化物半导体场效应晶体管。
23.根据权利要求13所述的方法，其中根据该操作电压范围决定该静电放电保护装置的该至少一抗正压晶体管及该至少一抗负压晶体管的种类包含：
当该操作电压范围的上限为正65至正30伏特之间时，决定该至少一抗正压晶体管的种类为N型全耗尽金属氧化物半导体场效应晶体管、P型全耗尽金属氧化物半导体场效应晶体管、N型横向扩散金属氧化物半导体场效应晶体管或P型横向扩散金属氧化物半导体场效应晶体管；及
当该操作电压范围的下限为负65至30伏特之间时，决定该至少一抗负压晶体管的种类为N型全耗尽金属氧化物半导体场效应晶体管、P型全耗尽金属氧化物半导体场效应晶体管、N型横向扩散金属氧化物半导体场效应晶体管或P型横向扩散金属氧化物半导体场效应晶体管。
24.根据权利要求13所述的方法，其中根据该操作电压范围决定该静电放电保护装置的该至少一抗正压晶体管及该至少一抗负压晶体管的种类包含：
当该操作电压范围的上限为正65伏特以上时，决定该至少一抗正压晶体管的种类为N型横向扩散金属氧化物半导体场效应晶体管或P型横向扩散金属氧化物半导体场效应晶体管；及
当该操作电压范围的下限为负65伏特以下时，决定该至少一抗负压晶体管的种类为N型横向扩散金属氧化物半导体场效应晶体管或P型横向扩散金属氧化物半导体场效应晶体管。
25.根据权利要求13所述的方法，其中根据该电压操作范围及该至少一抗正压晶体管及该至少一抗负压晶体管的种类决定该至少一抗正压晶体管的总数量及该至少一抗负压晶体管的总数量是使：
该至少一抗正压晶体管的击穿电压的总合不小于该电压操作范围的上限；及
该至少一抗负压晶体管的击穿电压的绝对值的总合不小于该电压操作范围的下限的绝对值。
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