TW201712843A - 靜電放電保護裝置及製造靜電放電保護裝置的方法 - Google Patents

靜電放電保護裝置及製造靜電放電保護裝置的方法 Download PDF

Info

Publication number
TW201712843A
TW201712843A TW104131092A TW104131092A TW201712843A TW 201712843 A TW201712843 A TW 201712843A TW 104131092 A TW104131092 A TW 104131092A TW 104131092 A TW104131092 A TW 104131092A TW 201712843 A TW201712843 A TW 201712843A
Authority
TW
Taiwan
Prior art keywords
piezoelectric crystal
type
negative
positive
type region
Prior art date
Application number
TW104131092A
Other languages
English (en)
Other versions
TWI649851B (zh
Inventor
王禮賜
趙美玲
唐天浩
蘇冠丞
Original Assignee
聯華電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
Priority to TW104131092A priority Critical patent/TWI649851B/zh
Priority to CN201510660962.4A priority patent/CN106549012B/zh
Priority to US14/920,902 priority patent/US9607977B1/en
Publication of TW201712843A publication Critical patent/TW201712843A/zh
Application granted granted Critical
Publication of TWI649851B publication Critical patent/TWI649851B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種靜電放電保護裝置，包含陽極、陰極、抗負壓電晶體及抗正壓電晶體。陽極耦接至輸入端，而陰極耦接至地端。抗負壓電晶體包含N井區。抗正壓電晶體包含N井區。抗正壓電晶體之N井區浮接至抗負壓電晶體之N井區。抗負壓電晶體及抗正壓電晶體係以背對背的方式串接於陽極與陰極之間。

Description

靜電放電保護裝置及製造靜電放電保護裝置的方法
本發明係有關於一種靜電放電保護裝置，特別是有關於一種能夠抵抗負壓的靜電放電保護裝置。
靜電放電是當兩個帶電物體因為接觸或短路時，帶電物體中的電荷在短時間內經由放電路徑流至另一物體的現象。靜電放電在短時間內可能會產生巨大的電流而損毀晶片。由於人體或用來封裝及測試晶片的機台都可能是帶電物體，因此也都可能在與晶片接觸的過程中，產生靜電放電而對晶片造成無法回復的損害。為了避免晶片受到靜電放電的傷害，先前技術會利用靜電放電保護裝置在晶片與帶電物體之間以提供低阻抗的放電路徑，讓靜電放電過程中所產生的電流能夠通過靜電放電保護裝置而避免傷害到晶片。
為了避免在正常操作的情況下，靜電放電保護裝置意外導通而妨礙晶片的操作，靜電放電保護裝置的保持電壓(holding voltage)應該設置在晶片的操作電壓範圍之外，例如當晶片的操作電壓範圍為1.2V至1.5V，則靜電放電保護裝置的保持電壓則應該大於1.5V，以避免當晶片的輸入電壓為1.5V時意外導通靜電放電保護裝置的放電路徑。然而在某些應用當中，晶片的操作電壓範圍會包含負電壓，例如操作電壓範圍為-3V至3V，甚至有操作電壓範圍的上限值與下限值不對稱的情況，例如操作電壓範圍為-10V至20V。然而一般的靜電放電保護裝置僅能提供單一電流方向的保護，且保護電壓的範圍亦有所限制，因此在設計上較無彈性，甚至造成電路設計及靜電放電保護裝置製造上的不便。
本發明之一實施例提供一種靜電放電保護裝置。靜電放電保護裝置包含陽極、陰極、抗負壓電晶體及抗正壓電晶體。陽極耦接至輸入端，陰極耦接至地端。抗負壓電晶體包含N井區，及抗正壓電晶體包含N井區，且抗正壓電晶體之N井區浮接至抗負壓電晶體之N井區。抗負壓電晶體及抗正壓電晶體以背對背(back to back)的方式串接於陽極與陰極之間。
本發明之另一實施例提供一種製造靜電放電保護裝置之方法。製造靜電放電保護裝置之方法包含取得欲保護之輸入端的操作電壓範圍，根據操作電壓範圍決定靜電放電保護裝置之至少一抗正壓電晶體及至少一抗負壓電晶體的種類，根據電壓操作範圍及至少一抗正壓電晶體和至少一抗負壓電晶體的種類決定至少一抗正壓電晶體之總個數及至少一抗負壓電晶體之總個數，將至少一抗正壓電晶體及至少一抗負壓電晶體以背對背(back to back)的方式串接於輸入端及地端之間，及將至少一抗正壓電晶體中的第一抗正壓電晶體之N井區浮接至至少一抗負壓電晶體中的第一抗負壓電晶體之N井區。
第1圖為本發明一實施例之靜電放電保護裝置100的電路示意圖。靜電放電保護裝置100包含陽極110、陰極120、抗負壓電晶體NX1及抗正壓電晶體NY1。陽極110耦接至欲保護之晶片C1的輸入端IN，陰極120則耦接至地端GND。
在第1圖中，抗負壓電晶體NX1及抗正壓電晶體NY1皆為N型金氧半電晶體，抗負壓電晶體NX1具有第一端、第二端、控制端以及N井區DNWNX1 ，抗正壓電晶體NY1亦具有第一端、第二端、控制端及N井區DNWNY1 。抗正壓電晶體NY1的N井區DNWNY1 浮接至抗負壓電晶體NX1之N井區DNWNX1 ，亦即抗正壓電晶體NY1的N井區DNWNY1 及抗負壓電晶體NX1之N井區DNWNX1 之間雖然互相耦接，但卻並未耦接至任何固定電位。
第2圖為靜電放電保護裝置100的結構剖面圖。在第2圖中，抗負壓電晶體NX1的第一端為N型區ANX1 ，抗負壓電晶體NX1的第二端為N型區BNX1 ，抗負壓電晶體NX1的控制端包含閘極GNX1 ，抗負壓電晶體NX1的N型區ANX1 及BNX1 皆設置於抗負壓電晶體NX1的P井區PWNX1 ，抗負壓電晶體NX1的P井區PWNX1 則設置於抗負壓電晶體NX1的N井區DNWNX1 ，而抗負壓電晶體NX1的N井區DNWNX1 可為設置於P型基底Psub上方的N型深井區。P型基底Psub則可耦接至地端GND。此外，在本發明之實施例中，抗負壓電晶體NX1的控制端可用以控制閘極GNX1 下方之P井區PWNX1 的電位，而為了讓抗負壓電晶體NX1的P井區PWNX1 能更有效地接收到抗負壓電晶體NX1之控制端的電位，抗負壓電晶體NX1之控制端還可包含設置於P井區PWNX1 內的P型區CNX1 。
抗正壓電晶體NY1的第一端為N型區ANY1 ，抗正壓電晶體NY1的第二端為N型區BNY1 ，抗正壓電晶體NY1的控制端包含閘極GNY1 ，抗正壓電晶體NY1的N型區ANY1 及BNY1 皆設置於抗正壓電晶體NY1的P井區PWNY1 ，抗正壓電晶體NY1的P井區PWNY1 則設置於抗正壓電晶體NY1的N井區DNWNY1 ，而抗正壓電晶體NY1的N井區DNWNY1 可為設置於P型基底Psub上方的N型深井區。此外，在本發明之實施例中，抗正壓電晶體NY1的控制端可用以控制閘極GNY1 下方之P井區PWNY1 的電位，為了讓抗正壓電晶體NY1的P井區PWNY1 能更有效地接收到抗正壓電晶體NY1之控制端的電位，抗正壓電晶體NY1之控制端還可包含設置於P井區PWNY1 內的P型區CNY1 。
在第2圖的實施例中，為方便使抗負壓電晶體NX1的N井區DNWNX1 能夠有效地耦接到外部元件，抗負壓電晶體NX1的N井區DNWNX1 中還設置了N型區DNX1 ，而N井區DNWNX1 即可透過N型區DNX1 與外部耦接。同樣的，為方便使抗正壓電晶體NY1的N井區DNWNY1 能夠有效地耦接到外部元件，抗正壓電晶體NY1的N井區DNWNY1 中還設置了N型區DNY1 ，而N井區DNWNY1 即可透過N型區DNY1 與外部耦接。然而在本發明的其他實施例中，外部元件亦可不透過N型區DNX1 或DNY1 而直接耦接至N井區DNWNX1 或DNWNY1
抗負壓電晶體NX1的第一端(N型區ANX1 )耦接至抗負壓電晶體NX1的控制端(閘極GNX1 及P型區CNX1 )，抗負壓電晶體NX1的第二端(N型區BNX1 )經由N型區DNX1 耦接至抗負壓電晶體NX1之N井區DNWNX1 或直接耦接至抗負壓電晶體NX1之N井區DNWNX1 ，且抗負壓電晶體NX1的控制端(閘極GNX1 及P型區CNX1 )耦接至陽極110。抗正壓電晶體NY1的第一端(N型區ANY1 )耦接至抗負壓電晶體NX1之第二端(N型區BNX1 )，抗正壓電晶體NY1的第二端(N型區BNY1 )耦接至抗正壓電晶體NY1的控制端(閘極GNY1 及P型區CNY1 )，及抗正壓電晶體NY1的控制端(閘極GNY1 及P型區CNY1 )耦接至陰極120。此外，抗負壓電晶體NX1之N井區DNWNX1 也會經由N型區DNX1 及DNY1 耦接至抗正壓電晶體NY1之N井區DNWNY1 。
換言之，抗負壓電晶體NX1及抗正壓電晶體NY1會以背對背(back to back)的方式串接於陽極110與陰極120之間，亦即抗正壓電晶體NY1之控制端(閘極GNY1 及P型區CNY1 )會耦接至抗正壓電晶體NY1中較靠近陰極120之第二端(N型區BNY1 )，而抗負壓電晶體NX1之控制端(閘極GNX1 及P型區CNX1 )則會耦接至抗負壓電晶體NX1中較靠近陽極110之第一端(N型區ANX1 )。
當陽極110的電位V1高於陰極120的地電位時，抗負壓電晶體NX1的P型區CNX1 及N型區ANX1 會處於電位V1，而抗正壓電晶體NY1的P型區CNY1 及N型區BNY1 會處於地電位，此時抗負壓電晶體NX1之P井區PWNX1 與N型區BNX1 之間可視為順向偏壓的二極體，而抗正壓電晶體NY1之N型區ANY1 與P井區PWNY1 之間則可視為逆向偏壓的二極體。申言之，只要電位V1與地電位之間的電壓差並未超過抗正壓電晶體NY1的崩潰電壓，則抗正壓電晶體NY1之N型區ANY1 與P井區PWNY1 之間的逆向偏壓二極體仍會處於截止狀態，因此靜電放電保護裝置100不會導通電流。再者，由於抗負壓電晶體NX1之N井區DNWNX1 及抗正壓電晶體NY1之N井區DNWNY1 會與抗負壓電晶體NX1之N型區BNX1 及抗正壓電晶體NY1之N型區ANY1 相耦接，因此抗負壓電晶體NX1之N井區DNWNX1 及抗正壓電晶體NY1之N井區DNWNY1 的電位皆會高於P型基底Psub的地電位，而可避免靜電放電保護裝置100產生漏電。
然而若電位V1為靜電放電所產生，則電位V1與地電位之間的電壓差可能會超過抗正壓電晶體NY1的崩潰電壓，此時抗正壓電晶體NY1之N型區ANY1 與P井區PWNY1 之間的逆向偏壓二極體會崩潰且被導通，而靜電放電保護裝置100即可提供放電路徑避免靜電放電所產生的大電流通過晶片C1而毀損晶片C1。
反之，當陽極110的電位V2低於對於陰極120的地電位，亦即陽極110及陰極120之間為負電壓時，抗負壓電晶體NX1的P型區CNX1 及N型區ANX1 會處於電位V2，而抗正壓電晶體NY1的P型區CNY1 及N型區BNY1 會處於地電位，此時抗負壓電晶體NX1之P井區PWNX1 與N型區BNX1 之間可視為逆向偏壓的二極體，而抗正壓電晶體NY1之N型區ANY1 與P井區PWNY1 之間則可視為順向偏壓的二極體。申言之，只要電位V2與地電位之間的負電壓差並未超過抗負壓電晶體NX1的崩潰電壓，則抗負壓電晶體NX1之P井區PWNX1 與N型區BNX1 之間的逆向偏壓二極體仍會處於截止狀態，因此靜電放電保護裝置100不會導通電流。再者，雖然抗負壓電晶體NX1之N井區DNWNX1 及抗正壓電晶體NY1之N井區DNWNY1 的電位可能會略低於P型基底Psub的電位VGND ，然而因為抗負壓電晶體NX1之N井區DNWNX1 及抗正壓電晶體NY1之N井區DNWNY1 會與抗負壓電晶體NX1之N型區BNX1 及抗正壓電晶體NY1之N型區ANY1 相耦接，所以P型基底Psub周圍仍然沒有電流路徑，而可避免靜電放電保護裝置100產生漏電。
然而若電位V2為靜電放電所產生，則電位V2與地電位之間的電壓差可能會超過抗負壓電晶體NX1的崩潰電壓，此時抗負壓電晶體NX1之P井區PWNX1 與N型區BNX1 之間的逆向偏壓二極體會崩潰而被導通，而靜電放電保護裝置100即可提供放電路徑避免大電流通過晶片C1而毀損晶片C1。
換言之，只要晶片C1的操作電壓範圍並未超過抗負壓電晶體NX1及抗正壓電晶體NY1的崩潰電壓，則當晶片C1的輸入訊號電壓在操作電壓範圍時，靜電放電保護裝置100即不會導通，而晶片C1可以維持正常運作。一旦靜電放電發生時，抗負壓電晶體NX1或抗正壓電晶體NY1即會崩潰，使得靜電放電保護裝置100導通放電路徑避免大電流通過晶片C1而毀損晶片C1。
如此一來，靜電放電保護裝置100即能夠同時保護晶片C1免於受到正負電壓之靜電放電的影響。
在第1圖中，靜電放電保護裝置100的陽極110會耦接至抗負壓電晶體NX1，而靜電放電保護裝置100的陰極120會耦接至抗正壓電晶體NY1，然而在本發明的其他實施例中，抗負壓電晶體亦可耦接至陰極而抗正壓電晶體亦可耦接至陽極。第3圖為本發明一實施例之靜電放電保護裝置200的電路示意圖。靜電放電保護裝置200包含陽極210、陰極220、抗負壓電晶體NX1’及抗正壓電晶體NY1’。抗負壓電晶體NX1’的結構與抗負壓電晶體NX1的結構相似，且抗正壓電晶體NY1’ 與抗負壓電晶體NY1的結構相似，靜電放電保護裝置100及200的差別主要在於線路連接的方式，第4圖為靜電放電保護裝置200的結構剖面圖。
在第3圖中抗正壓電晶體NY1’具有第一端、第二端、控制端以及N井區DNWNY1’ ，抗負壓電晶體NX1’具有第一端、第二端、控制端以及N井區DNWNX1’ ，在第4圖中抗正壓電晶體NY1’的第一端為N型區ANY1’ ， 抗正壓電晶體NY1’的第二端為N型區BNY1’ ，而抗正壓電晶體NY1’的控制端包含閘極GNY1’ ，抗負壓電晶體NX1’的第一端為N型區ANX1’ ， 抗負壓電晶體NX1’的第二端為N型區BNX1’ ，而抗負壓電晶體NX1’的控制端包含閘極GNX1’ 。此外，在本發明之實施例中，抗正壓電晶體NY1’的控制端可用以控制閘極GNY1’ 下方之P井區PWNY1’ 的電位，為了讓抗正壓電晶體NY1’的P井區PWNY1’ 能更有效地接收到抗正壓電晶體NY1’之控制端的電位，抗正壓電晶體NY1’之控制端還可包含設置於P井區PWNY1 內的P型區CNY1’ 。而為了讓抗負壓電晶體NX1’的P井區PWNX1’ 有效地接收到抗負壓電晶體NX1’之控制端的電壓，抗負壓電晶體NX1’之控制端還可包含設置於P井區PWNX1’ 內的P型區CNX1’ 。
抗正壓電晶體NY1’的第一端(N型區ANY1’ )耦接至陽極210，抗正壓電晶體NY1’的第二端(N型區BNY1’ )耦接至抗正壓電晶體NY1’之控制端(閘極GNY1’ 及P型區CNY1’ )並經由N型區DNY1’ 耦接至及抗正壓電晶體NY1’之N井區DNWNY1’ 。抗負壓電晶體NX1’的第一端(N型區ANX1’ )耦接至抗負壓電晶體NX1’的控制端(閘極GNX1’ 及P型區CNX1’ )，抗負壓電晶體NX1’的第二端(N型區BNX1’ )耦接至陰極220，而抗負壓電晶體NX1’的控制端(閘極GNX1’ 及P型區CNX1’ )耦接至抗正壓電晶體NY1’之第二端(N型區BNY1’ )，且抗正壓電晶體NY1’的N井區DNWNY1’ 會經由N型區DNX1’ 及DNY1’ 耦接至浮接至抗負壓電晶體NX1’之N井區DNWNX1’ 。
由於抗負壓電晶體NX1’及抗正壓電晶體NY1’仍是以背對背的方式串接，因此靜電放電保護裝置200也可以達到保護晶片C1的功能。詳言之，當陽極210的電位V1高於對於陰極220的地電位時，抗正壓電晶體NY1’的N型區ANY1’ 與P井區PWNY1’ 之間會形成逆向偏壓的二極體，因此只有在電位V1與地電位之間的電壓超過抗正壓電晶體NY1’的崩潰電壓時，靜電放電保護裝置200才會導通。同樣的，當陽極210的電位V2低於對於陰極220的地電位時，抗負壓電晶體NX1’的N型區BNX1’ 與P井區PWNX1’ 之間會形成逆向偏壓的二極體，因此只有在電位V2與地電位之間的負電壓超過抗負壓電晶體NX1’的崩潰電壓時，靜電放電保護裝置200才會導通。如此一來，靜電放電保護裝置200也能夠在不影響晶片C1正常運作的情況下，避免晶片C1受到靜電放電的損害。
此外，雖然靜電放電保護裝置100及200皆僅包含一個抗負壓電晶體及一個抗正壓電晶體，然而在其他實施例中，本發明之靜電放電保護裝置亦可根據所欲保護之晶片的操作電壓範圍來調整抗負壓電晶體及抗正壓電晶體的數量。
第5圖為靜電放電保護裝置300的電路示意圖。靜電放電保護裝置300包含陽極310、陰極320、複數個抗負壓電晶體及複數個抗正壓電晶體。陽極310耦接至欲保護之晶片C2的輸入端IN，陰極320則耦接至地端GND。若欲保護之晶片C2的操作電壓範圍為-8伏特至14伏特，且抗負壓電晶體及抗正壓電晶體的崩潰電壓約為5伏特，此時靜電放電保護裝置300即可包含兩個抗負壓電晶體NX1及NX2，以及三個抗正壓電晶體NY1、NY2及NY3。
在本實施例中，抗負壓電晶體NX1及NX2及抗正壓電晶體NY1、NY2及NY3皆為N型金氧半場效電晶體。抗負壓電晶體NX2的第一端(N型區)耦接至抗負壓電晶體NX2的控制端(P型區)，抗負壓電晶體NX2的第二端(N型區)耦接至抗負壓電晶體NX2的N井區DNWNX2 ，而抗負壓電晶體NX2的控制端(P型區)耦接至陽極310。抗負壓電晶體NX1的第一端(N型區)耦接至抗負壓電晶體NX1的控制端，抗負壓電晶體NX1的第二端(N型區)耦接至抗負壓電晶體NX1的N井區DNWNX1 ，而抗負壓電晶體NX1的控制端(P型區)耦接至抗負壓電晶體NX2的第二端(N型區)。
抗正壓電晶體NY1的第一端(N型區)耦接至抗負壓電晶體NX1的第二端(N型區)以及抗正壓電晶體NY1的N井區DNWNY1 ，抗正壓電晶體NY1的第二端(N型區)耦接至抗正壓電晶體NY1的控制端(P型區)。抗正壓電晶體NY2的第一端(N型區)耦接至抗正壓電晶體NY1的第二端(N型區)以及抗正壓電晶體NY2的N井區DNWNY2 ，抗正壓電晶體NY2的第二端(N型區)耦接至抗正壓電晶體NY2的控制端(P型區)。抗正壓電晶體NY3的第一端(N型區)耦接至抗正壓電晶體NY2的第二端(N型區)以及抗正壓電晶體NY3的N井區DNWNY3 ，抗正壓電晶體NY3的第二端(N型區)耦接至抗正壓電晶體NY3的控制端(P型區)，而抗正壓電晶體NY3的控制端(P型區)耦接至陰極320。
如此一來，當陽極310的電位V1高於陰極320的地電位時，抗正壓電晶體NY1的第一端(N型區)與控制端下方的P井區之間會形成逆向偏壓的二極體，抗正壓電晶體NY2的第一端(N型區)與控制端下方的P井區之間會形成逆向偏壓的二極體，而抗正壓電晶體NY3的第一端(N型區)與控制端下方的P井區之間也會形成逆向偏壓的二極體。且由於抗正壓電晶體NY1的N井區DNWNY1 、抗正壓電晶體NY2的N井區DNWNY2 及抗正壓電晶體NY3的N井區DNWNY3 皆並未耦接至固定的電位，因此N井區DNWNY1 、DNWNY2 及DNWNY3 與P型基底之間皆無法產生電流路徑，而只有在電位V1與地電位之間的電壓超過抗正壓電晶體NY1、NY2及NY3之崩潰電壓的總和時，亦即電位V1與地電位之間的電壓超過15伏特以上時，靜電放電保護裝置300才會導通。由於晶片C2的操作電壓範圍為-8伏特至14伏特，而尚未超過抗正壓電晶體NY1、NY2及NY3之崩潰電壓的總和，因此在正常操作的情況下，靜電放電保護裝置300並不會被導通，而晶片C2仍可以維持正常的操作。
相反的，當陽極310的電位V2低於陰極320的地電位時，抗負壓電晶體NX1的第二端(N型區)與控制端下方的P井區之間會形成逆向偏壓的二極體，而抗負壓電晶體NX2的第二端(N型區)與控制端下方的P井區之間也會形成逆向偏壓的二極體。且由於抗負壓電晶體NX1的N井區DNWNX1 及抗負壓電晶體NX2的N井區DNWNX2 皆並未耦接至固定的電位，因此N井區DNWNX1 及DNWNX2 與P型基底之間皆無法產生電流路徑，而只有在電位V2與地電位之間的負電壓超過抗負壓電晶體NX1及NX2之崩潰電壓的總和時，亦即電位V2與地電位之間的負電壓低於-10伏特以上時，靜電放電保護裝置300才會導通。由於晶片C2的操作電壓範圍為-8伏特至14伏特，而尚未超過抗負壓電晶體NX1及NX2之崩潰電壓的總和，因此在正常操作的情況下，靜電放電保護裝置300並不會被導通，而晶片C2仍可以維持正常的操作。
如此一來，靜電放電保護裝置300即可以透過疊加抗正壓電晶體及抗負壓電晶體的方式來提升保持電壓，進而能夠在不影響晶片C2正常運作的情況下，避免晶片C2受到靜電放電的損害。
此外，雖然在靜電放電保護裝置300中，抗正壓電晶體NY1的N井區DNWNY1 、抗正壓電晶體NY2的N井區DNWNY2 及抗正壓電晶體NY3的N井區DNWNY3 會各自耦接至抗正壓電晶體NY1的第一端、抗正壓電晶體NY2的第一端及抗正壓電晶體NY3的第一端，而抗負壓電晶體NX1的N井區DNWNX1 及抗負壓電晶體NX2的N井區DNWNX2 會各自耦接至抗負壓電晶體NX1的第二端及抗負壓電晶體NX2的第二端，然而在其他實施例中，抗正壓電晶體NY1的N井區DNWNY1 、抗正壓電晶體NY2的N井區DNWNY2 及抗正壓電晶體NY3的N井區DNWNY3 以及抗負壓電晶體NX1的N井區DNWNX1 及抗負壓電晶體NX2的N井區DNWNX2 亦可彼此相耦接。
第6圖為靜電放電保護裝置400的電路示意圖，靜電放電保護裝置400包含陽極410、陰極420、抗正壓電晶體NY1、NY2及NY3以及抗負壓電晶體NX1及NX2。靜電放電保護裝置400與靜電放電保護裝置300的結構相似，差別僅在於抗正壓電晶體NY1的N井區DNWNY1 、抗正壓電晶體NY2的N井區DNWNY2 及抗正壓電晶體NY3的N井區DNWNY3 以及抗負壓電晶體NX1的N井區DNWNX1 及抗負壓電晶體NX2的N井區DNWNX2 會彼此相耦接於同一節點。由於抗正壓電晶體NY1的N井區DNWNY1 、抗正壓電晶體NY2的N井區DNWNY2 及抗正壓電晶體NY3的N井區DNWNY3 以及抗負壓電晶體NX1的N井區DNWNX1 及抗負壓電晶體NX2的N井區DNWNX2 並未耦接至固定的電位，因此在各N井區DNWNY1 、DNWNY2 、DNWNY3 、DNWNX1 及DNWNX2 與P型基底之間，仍不會形成電流路徑，也因此靜電放電保護裝置400仍可以透過疊加抗正壓電晶體或抗負壓電晶體的方式來提升保持電壓以符合系統的需求。
雖然靜電放電保護裝置300及400中的抗正壓電晶體NY1、NY2及NY3係依序串接且抗負壓電晶體NX1及NX2亦為依序串接，然而在本發明的其他實施例中，抗正壓電晶體NY1、NY2及NY3以及抗負壓電晶體NX1及NX2亦可以任意次序相串接。第7圖為靜電放電保護裝置500的電路示意圖。靜電放電保護裝置500與靜電放電保護裝置300的結構及運作原理相似，然而靜電放電保護裝置500之抗正壓電晶體NY1’、NY2’及NY3’及抗負壓電晶體NX1’及NX2’是以抗正壓電晶體NY1’、抗負壓電晶體NX1’、抗正壓電晶體NY2’、抗負壓電晶體NX2’、抗正壓電晶體NY3’的順序串接於陽極510及陰極520之間。由於每一抗正壓電晶體與相鄰之抗負壓電晶體之間仍係以背對背的方式串接，每一抗負壓電晶體與相鄰之抗正壓電晶體之間也係以背對背的方式串接，且抗正壓電晶體NY1’、NY2’及NY3’的N井區DNWNY1’ 、DNWNY2’ 及DNWNY3’ 以及抗負壓電晶體NX1’及NX2’的N井區DNWNX1’ 及DNWNX2’ 皆為浮接狀態，而並未耦接至固定的電位，因此靜電放電保護裝置500中抗正壓電晶體NY1’、NY2’及NY3’的崩潰電壓仍能夠疊加以增加靜電放電保護裝置500之保持電壓的範圍，而抗負壓電晶體NX1’及NX2’的崩潰電壓也可疊加以增加靜電放電保護裝置500之保持電壓的範圍。
換言之，若欲保護之晶片的操作電壓範圍不同時，即可在靜電放電保護裝置中加入對應數量的抗負壓電晶體及/或抗正壓電晶體，並使各個抗負壓電晶體及各個抗正壓電晶體以背對背的方式串接，而各個抗負壓電晶體及各個抗正壓電晶體則可以任意的次序排列。舉例來說，靜電放電保護裝置100還可以包含至少一抗負壓電晶體串接於陽極110及抗負壓電晶體NX1之間，或者還可包含至少一抗負壓電晶體串接於抗正壓電晶體NY1及陰極120之間，或者還可包含至少一抗正壓電晶體串接陽極110及第一抗負壓電晶體NX1之間，又或者還可包含至少一抗正壓電晶體串接於抗正壓電晶體NY1及陰極120之間。
此外，雖然靜電放電保護裝置100至500皆使用N型金氧半電晶體，然而在本發明的其他實施例中，靜電放電保護裝置亦可使用P型金氧半電晶體。第8圖為本發明一實施例之靜電放電保護裝置600的電路示意圖，第9圖為靜電放電保護裝置600的結構剖面圖。靜電放電保護裝置600包含陽極610、陰極620、抗負壓電晶體PX1及抗正壓電晶體PY1。陽極610耦接至欲保護之晶片C1的輸入端IN，陰極620則耦接至地端GND。抗負壓電晶體PX1及抗正壓電晶體PY1皆為P型金氧半電晶體。
在第8圖中，抗負壓電晶體PX1具有第一端、第二端、控制端以及N井區NWPX1 ，抗正壓電晶體PY1具有第一端、第二端、控制端以及N井區NWPY1 。在第9圖中，P型區APX1 及BPX1 則設置於N井區NWPX1 中，P型區APY1 及BPY1 設置於N井區NWPY1 中，且N井區NWPY1 及NWPX1 是設置於P型基底Psub中。抗負壓電晶體PX1的第一端為P型區APX1 ，抗負壓電晶體PX1的第二端為P型區BPX1 ，而抗負壓電晶體PX1的控制端包含閘極GPX1 ，抗正壓電晶體PY1的第一端為P型區APY1 ，抗正壓電晶體PY1的第二端為P型區BPY1 ，而抗正壓電晶體PY1的控制端包含閘極GPY1 。抗正壓電晶體PY1的閘極GPY1 可用以控制閘極GPY1 下方之N井區NWPY1 的電位，而抗負壓電晶體PX1的閘極GPX1 可用以控制閘極GPX1 下方之N井區NWPX1 的電位。因此，為了有效地控制抗正壓電晶體PY1的N井區NWPY1 之電位，N井區NWPY1 可透過設置於N井區NWPY1 內的N型區CPY1 與外部耦接，為了有效地控制抗正壓電晶體PX1的N井區NWPX1 之電位，N井區NWPX1 亦可透過設置於N井區NWPX1 內的N型區CPX1 與外部耦接。
抗負壓電晶體PX1的第一端(P型區APX1 )耦接至陽極610，抗負壓電晶體PX1的第二端(P型區BPX1 )耦接至抗負壓電晶體PX1的控制端(閘極GPX1 )並經由N型區CPX1 耦接至抗負壓電晶體PX1之N井區NWPX1 。抗正壓電晶體PY1的第一端(P型區APY1 )耦接至抗正壓電晶體PY1的控制端(閘極GPY1 )，抗正壓電晶體PY1的第二端(P型區BPY1 )耦接至陰極620，抗正壓電晶體PY1的控制端(閘極GPY1 )耦接至抗負壓電晶體PX1之第二端(P型區BPX1 )，且抗正壓電晶體PY1的N井區NWPY1 浮接至抗負壓電晶體PX1之N井區NWPX1 ，亦即抗正壓電晶體PY1的N井區NWPY1 及抗負壓電晶體X1之N井區NWPX1 之間雖然互相耦接，但卻並未耦接至任何固定電位。
在靜電放電保護裝置600中，抗負壓電晶體PX1之N井區NWPX1 、抗正壓電晶體PY1之N井區NWPY1 、抗負壓電晶體PX1之第二端(P型區BPX1 )以及抗正壓電晶體PY1之第一端(P型區APY1 )會彼此相耦接。在此實施例中，抗負壓電晶體PX1的控制端(閘極GPX1 )與N型區CPX1 皆可用以輸入電壓至N井區NWPX1 ，因此兩者會相耦接而保持在相同的電位；而抗正壓電晶體PY1的控制端(閘極GPY1 )與N型區CPY1 也皆可用以輸入電壓至N井區NWPY1 ，因此兩者會互相耦接而保持在相同的電位。
如此一來，當陽極610的電位V1高於對於陰極620的地電位時，抗正壓電晶體PY1的N井區NWPY1 與P型區BPY1 之間會形成逆向偏壓的二極體，因此只有在電位V1與地電位之間的電壓超過抗正壓電晶體PY1的崩潰電壓時，靜電放電保護裝置600才會導通。同樣的，當陽極610的電位V2低於對於陰極620的地電位時，抗負壓電晶體PX1的N井區NWPX1 與P型區APX1 之間會形成逆向偏壓的二極體，因此只有在電位V2與地電位之間的負電壓超過抗負壓電晶體PX1的崩潰電壓時，靜電放電保護裝置600才會導通。如此一來，靜電放電保護裝置600也能夠在不影響晶片C1正常運作的情況下，避免晶片C1受到靜電放電的損害。
此外，由於不同種類的電晶體會具有不同的崩潰電壓，因此根據所欲保護之晶片的操作電壓範圍不同，亦可選用不同種類的電晶體來製作靜電放電保護裝置，例如可選擇利用橫向擴散(Laterally Diffused)金氧半場效電晶體、雙重擴散(DOUBLE DIFFUSED DRAIN)金氧半場效電晶體、全空乏(Fully Depleted)金氧半場效電晶體及/或雙載子接面電晶體來做為抗正壓電晶體及/或抗負壓電晶體。
第10圖為本發明一實施例之製造靜電放電保護裝置之方法700流程圖。方法700包含步驟S710至S750。
S710： 取得欲保護之晶片之輸入端的操作電壓範圍；
S720： 根據操作電壓範圍決定靜電放電保護裝置之至少一抗正壓電晶體及至少一抗負壓電晶體的種類；
S730： 根據電壓操作範圍及至少一抗正壓電晶體及至少一抗負壓電晶體的種類決定至少一抗正壓電晶體之總個數及至少一抗負壓電晶體之總個數；
S740： 將至少一抗正壓電晶體及至少一抗負壓電晶體以背對背(back to back)的方式串接於輸入端及地端之間；
S750： 將至少一抗正壓電晶體中的第一抗正壓電晶體之N井區浮接至至少一抗負壓電晶體中的第一抗負壓電晶體之N井區。
於步驟S710當中，會先取得欲保護之晶片之輸入端的操作電壓範圍，而步驟S720則可以根據輸入端的操作電壓範圍選擇合適之抗正壓電晶體及抗負壓電晶體的種類。
舉例來說，步驟S720可包含當操作電壓範圍之上限為15伏特以下時，決定抗正壓電晶體的種類為N型金氧半場效電晶體、P型金氧半場效電晶體、PNP雙載子接面電晶體及/或NPN雙載子接面電晶體，當操作電壓範圍之上限為15伏特至30伏特時，決定抗正壓電晶體的種類為N型雙重擴散(DOUBLE DIFFUSED DRAIN)金氧半場效電晶體或P型雙重擴散金氧半場效電晶體，當操作電壓範圍之上限為30伏特至65伏特時，決定抗正壓電晶體的種類為N型全空乏(Fully Depleted)金氧半場效電晶體、P型全空乏金氧半場效電晶體、N型橫向擴散(Laterally Diffused)金氧半場效電晶體或P型橫向擴散金氧半場效電晶體，而當操作電壓範圍之上限為65伏特以上時，決定抗正壓電晶體的種類為N型橫向擴散(Laterally Diffused)金氧半場效電晶體或P型橫向擴散(Laterally Diffused)金氧半場效電晶體。
同樣的，步驟S720可包含當操作電壓範圍之下限為負15伏特以上時，決定抗負壓電晶體的種類為N型金氧半場效電晶體、P型金氧半場效電晶體、PNP雙載子接面電晶體及/或NPN雙載子接面電晶體，當操作電壓範圍之下限為負15伏特至負30伏特時，決定抗負壓電晶體的種類為N型雙重擴散(DOUBLE DIFFUSED DRAIN)金氧半場效電晶體或P型雙重擴散金氧半場效電晶體，當操作電壓範圍之下限為負30伏特至負65伏特時，決定抗負壓電晶體的種類為N型全空乏(Fully Depleted)金氧半場效電晶體、P型全空乏金氧半場效電晶體、N型橫向擴散(Laterally Diffused)金氧半場效電晶體或P型橫向擴散金氧半場效電晶體，而當操作電壓範圍之下限為負65伏特以下時，決定抗負壓電晶體的種類為N型橫向擴散(Laterally Diffused)金氧半場效電晶體或P型橫向擴散(Laterally Diffused)金氧半場效電晶體。
舉例來說，若欲保護之晶片C2之輸入端的操作電壓範圍為-8伏特至14伏特，則由於C2之輸入端的操作電壓範圍之上限為15伏特以下且下限為負15伏特以上，因此可選擇N型金氧半場效電晶體、P型金氧半場效電晶體、PNP雙載子接面電晶體及/或NPN雙載子接面電晶體作為抗正壓電晶體及抗負壓電晶體。
決定抗正壓電晶體及抗負壓電晶體的種類之後，步驟S730即可根據電壓操作範圍以及抗正壓電晶體和抗負壓電晶體的種類決定抗正壓電晶體之總個數及抗負壓電晶體之總個數。為了使靜電放電保護裝置在不影響到晶片C2正常操作的情況下，保護晶片C2免於靜電放電的影響，在決定抗正壓電晶體及抗負壓電晶體的總個數時，需使至少一抗正壓電晶體之崩潰電壓的總合不小於電壓操作範圍之上限，並使至少一抗負壓電晶體之崩潰電壓之絕對值的總合不小於電壓操作範圍之下限的絕對值。
舉例來說，晶片C2之輸入端的操作電壓範圍為-8伏特至14伏特，因此可選擇抗正壓電晶體及抗負壓電晶體的種類為N型金氧半電晶體，且由於N型金氧半電晶體的崩潰電壓約為5伏特，因此可將抗正壓電晶體之總個數設定為3並將抗負壓電晶體之總個數設定為2。
決定抗正壓電晶體及抗負壓電晶體的種類及總個數之後，步驟S740會將至少一抗正壓電晶體及至少一抗負壓電晶體以背對背(back to back)的方式串接於輸入端及地端之間，例如將抗正壓電晶體Y1、Y2及Y3以及抗負壓電晶體X1及X2以如同第5圖之靜電放電保護裝置300的方式串皆於晶片C2之輸入端IN以及地端GND之間。在此情況下，步驟S750還會將抗正壓電晶體NY1之N井區DNWNY1 浮接至抗負壓電晶體NX1之N井區DNWNX1 。
在其他實施例中，例如當所欲保護的晶片為C1時，則根據方法700選擇抗正壓電晶體及抗負壓電晶體的種類及個數後，方法700還還可包含步驟S810至S860以製造靜電放電保護裝置100。第11圖為步驟S810至S860的流程圖。
S810： 將抗負壓電晶體NX1之P型區CNX1 耦接至輸入端IN；
S820： 將抗負壓電晶體NX1之N型區BNX1 耦接至抗負壓電晶體NX1之N井區DNWNX1 ；
S830： 將抗負壓電晶體NX1之N型區ANX1 耦接至抗負壓電晶體NX1之P型區CNX1 ；
S840： 將抗正壓電晶體NY1之N型區ANY1 耦接至抗負壓電晶體NX1之N型區BNX1 ；
S850： 將抗正壓電晶體NY1之P型區CNY1 耦接至地端GND；及
S860： 將抗正壓電晶體NY1之N型區BNY1 耦接至抗正壓電晶體NY1之P型區CNY1 。
第12圖為步驟S910至S960的流程圖。在本發明的部分實施例中，當所欲保護的晶片為C1時，則亦可利用方法700製造靜電放電保護裝置200，此時方法700還可包含步驟S910至S960。
S910： 將抗正壓電晶體NY1’之N型區ANY1’ 耦接至輸入端IN；
S920： 將抗正壓電晶體NY1’之P型區CNY1’ 耦接至抗正壓電晶體NY1’之N井區DNWNY1’ ；
S930： 將抗正壓電晶體NY1’之N型區BNY1’ 耦接至抗正壓電晶體NY1’之P型區CNY1’ ；
S940： 將抗負壓電晶體NX1’之P型區CNX1’ 耦接至抗正壓電晶體NY1’之P型區CNY1’ ；
S950： 將抗負壓電晶體NX1’之N型區BNX1’ 耦接至地端GND；及
S960： 將抗負壓電晶體NX1’之N型區ANX1’ 耦接至抗負壓電晶體NX1’之P型區CNX1’ 。
第13圖為步驟S1010至S1060的流程圖。在本發明的部分實施例中，當選擇P型金氧半電晶體或PNP雙極性接面電晶體作為抗正壓電晶體及抗負壓電晶體時，則亦可利用方法700製造靜電放電保護裝置600，此時方法700還可包含步驟S1010至S1060。
S1010：     將抗負壓電晶體PX1之P型區APX1 耦接至輸入端IN；
S1020：     將抗負壓電晶體PX1之閘極GPX1 及N型區CPX1 耦接至抗負壓電晶體PX1之N井區DNWPX1 ；
S1030：     將抗負壓電晶體PX1之P型區BPX1 耦接至抗負壓電晶體PX1之N型區CPX1 ；
S1040：     將抗正壓電晶體PY1之閘極GPY1 及N型區CPY1 耦接至抗負壓電晶體PX1之閘極GPX1 及N型區CPX1 ；
S1050：     將抗正壓電晶體PY1之P型區BPY1 耦接至地端GND；及
S1060：     將抗正壓電晶體PY1之P型區APY1 耦接至抗正壓電晶體PY1之閘極GPY1 及N型區CPY1 。
方法700提供了一種根據欲保護之電路的操作電壓範圍來製造靜電放電保護裝置的方法，且根據方法700可以透過疊加抗正壓電晶體及/或抗負壓電晶體的方式來提升靜電放電保護裝置的保持電壓，並且能夠提供雙向電流的保護，因此在設計上較先前技術之靜電放電保護裝置更具有彈性。
綜上所述，本發明之實施例所提出的靜電放電保護裝置以及製造靜電放電保護裝置的方法能夠透過疊加抗正壓電晶體及/或抗負壓電晶體的方式來提升靜電放電保護裝置的保持電壓，並且能夠提供雙向電流的保護，因此在設計上較先前技術之靜電放電保護裝置更具有彈性。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、300、400、500、600‧‧‧靜電放電保護裝置
110、210、310、410、510、610‧‧‧陽極
120、220、320、420、520、620‧‧‧陰極
NX1、NX2、NX1’、PX1‧‧‧抗負壓電晶體
NY1、NY2、NY3、NY1’、PY1‧‧‧抗正壓電晶體
DNWNX1、DNWNX2、DNWNX1’、DNWPX1、DNWNY1、DNWNY2、DNWNY3、 DNWNY1’、 DNWPY1‧‧‧N井區
ANX1、BNX1、ANX1’、BNX1’、ANY1、BNY1、ANY1’、BNY1’、CPX1、CPY1、 DNX1、DNX1’、DNY1、DNY1’‧‧‧N型區
APX1、BPX1、APY1、BPY1、CNX1、CNY1、CNX1’、CNY1’‧‧‧P型區
GPX1、GPY1、GNX1、GNY1、GNX1’、GNY1’‧‧‧閘極
V1、V2‧‧‧電位
GND‧‧‧地端
C1、C2‧‧‧晶片
IN‧‧‧輸入端
700‧‧‧方法
710至750、810至860、910至960、1010至1060‧‧‧步驟
第1圖為本發明一實施例之靜電放電保護裝置的電路示意圖。 第2圖為第1圖之靜電放電保護裝置的結構剖面圖。 第3圖為本發明另一實施例之靜電放電保護裝置的電路示意圖。 第4圖為第3圖之靜電放電保護裝置的結構剖面圖。 第5圖為本發明另一實施例之靜電放電保護裝置的電路示意圖。 第6圖為本發明另一實施例之靜電放電保護裝置的電路示意圖。 第7圖為本發明另一實施例之靜電放電保護裝置的電路示意圖。 第8圖為本發明另一實施例之靜電放電保護裝置的電路示意圖。 第9圖為第8圖之靜電放電保護裝置的結構剖面圖。 第10圖為本發明另一實施例之製造靜電放電保護裝置的方法流程圖。 第11圖為第10圖之方法的部分步驟流程圖。 第12圖為第10圖之方法的部分步驟流程圖。 第13圖為第10圖之方法的部分步驟流程圖。
300‧‧‧靜電放電保護裝置
310‧‧‧陽極
320‧‧‧陰極
NX1、NX2‧‧‧抗負壓電晶體
NY1、NY2、NY3‧‧‧抗正壓電晶體
DNWNX1、DNWNX2、DNWNY1、DNWNY2、DNWNY3‧‧‧N井區
V1、V2‧‧‧電位
GND‧‧‧地端
C2‧‧‧晶片
IN‧‧‧輸入端

Claims (25)

  1. 一種靜電放電保護裝置，包含： 一陽極，耦接至一輸入端； 一陰極，耦接至一地端； 一第一抗負壓電晶體，包含一N井區；及 一第一抗正壓電晶體，包含一N井區，浮接至該第一抗負壓電晶體之該N井區； 其中： 該第一抗負壓電晶體及該第一抗正壓電晶體係以背對背(back to back)的方式串接於該陽極與該陰極之間。
  2. 如請求項1所述之靜電放電保護裝置，其中： 該第一抗負壓電晶體另包含： 一第一P型區，耦接至該陽極；及 一第一N型區，耦接至該第一抗負壓電晶體之該N井區；及 該第一抗正壓電晶體另包含： 一第一P型區，耦接至該陰極；及 一第一N型區，耦接於該第一抗負壓電晶體之該第一N型區。
  3. 如請求項2所述之靜電放電保護裝置，其中： 該第一抗負壓電晶體係為P型電晶體或PNP雙極性接面電晶體； 該第一抗負壓電晶體另包含一第二P型區，耦接至該第一抗負壓電晶體之該第一N型區；及 該第一抗負壓電晶體之該第一N型區、該第一P型區及該第二P型區係設置於該第一抗負壓電晶體之該N井區。
  4. 如請求項2所述之靜電放電保護裝置，其中： 該第一抗正壓電晶體係為P型電晶體或PNP雙極性接面電晶體； 該第一抗正壓電晶體另包含一第二P型區，耦接至該第一抗正壓電晶體之該第一N型區；及 該第一抗正壓電晶體之該第一N型區、該第一P型區及該第二P型區係設置於該第一抗正壓電晶體之該N井區。
  5. 如請求項1所述之靜電放電保護裝置，其中： 該第一抗正壓電晶體另包含： 一第一N型區，耦接至該陽極；及 一第一P型區耦接於該第一抗正壓電晶體之該N井區；及 該第一抗負壓電晶體另包含： 一第一P型區耦接至該第一抗正壓電晶體之該第一P型區；及 一第一N型區耦接於至該陰極。
  6. 如請求項2或5所述之靜電放電保護裝置，其中： 該第一抗負壓電晶體係為N型電晶體或NPN雙極性接面電晶體； 該第一抗負壓電晶體另包含一第二N型區，耦接至該第一抗負壓電晶體之該第一P型區； 該第一抗負壓電晶體之該第一N型區、該第二N型區及該第一P型區係設置於該第一抗負壓電晶體之一P井區；及 該第一抗負壓電晶體之該P井區係設置於該第一抗負壓電晶體之該N井區。
  7. 如請求項2或5所述之靜電放電保護裝置，其中： 該第一抗正壓電晶體係為N型電晶體或NPN雙極性接面電晶體； 該第一抗正壓電晶體另包含一第二N型區，耦接至該第一抗正壓電晶體之該第一P型區； 該第一抗正壓電晶體之該第一N型區、該第二N型區及該第一P型區係設置於該第一抗正壓電晶體之一P井區；及 該第一抗正壓電晶體之該P井區係設置於該第一抗正壓電晶體之該N井區。
  8. 如請求項1所述之靜電放電保護裝置，其中該第一抗負壓電晶體係為金氧半場效電晶體、橫向擴散(Laterally Diffused)金氧半場效電晶體、雙重擴散(DOUBLE DIFFUSED DRAIN)金氧半場效電晶體、全空乏(Fully Depleted)金氧半場效電晶體或雙載子接面電晶體，且該第一抗正壓電晶體係為金氧半場效電晶體、橫向擴散(Laterally Diffused)金氧半場效電晶體、雙重擴散(DOUBLE DIFFUSED DRAIN)金氧半場效電晶體、全空乏(Fully Depleted)金氧半場效電晶體或雙載子接面電晶體。
  9. 如請求項1所述之靜電放電保護裝置，另包含： 至少一第二抗負壓電晶體，串接於該陽極及該第一抗負壓電晶體之間。
  10. 如請求項1所述之靜電放電保護裝置，另包含： 至少一第二抗正壓電晶體，串接於該陽極及該第一抗負壓電晶體之間。
  11. 9或10所述之靜電放電保護裝置，另包含： 至少一第二抗負壓電晶體，串接於該第一抗正壓電晶體及該陰極之間。
  12. 9或10所述之靜電放電保護裝置，另包含： 至少一第二抗正壓電晶體，串接於該第一抗正壓電晶體及該陰極之間。
  13. 一種製造靜電放電保護裝置之方法，包含： 取得欲保護之一輸入端的一操作電壓範圍； 根據該操作電壓範圍決定該靜電放電保護裝置之至少一抗正壓電晶體及至少一抗負壓電晶體的種類； 根據該電壓操作範圍及該至少一抗正壓電晶體及該至少一抗負壓電晶體的種類決定該至少一抗正壓電晶體之總個數及該至少一抗負壓電晶體之總個數； 將該至少一抗正壓電晶體及該至少一抗負壓電晶體以背對背(back to back)的方式串接於該輸入端及一地端之間；及 將該至少一抗正壓電晶體中的一第一抗正壓電晶體之一N井區浮接至該至少一抗負壓電晶體中的一第一抗負壓電晶體之一N井區。
  14. 如請求項13所述之方法，另包含： 將該第一抗負壓電晶體之一第一P型區耦接至該輸入端； 將該第一抗負壓電晶體之一第一N型區耦接至該第一抗負壓電晶體之該N井區； 將該第一抗正壓電晶體之一第一N型區耦接至該第一抗負壓電晶體之該第一N型區；及 將該第一抗正壓電晶體之一第一P型區耦接至該地端。
  15. 如請求項13所述之方法，另包含： 將該第一抗正壓電晶體之一第一N型區耦接至該輸入端； 將該第一抗正壓電晶體之一第一P型區耦接至該第一抗正壓電晶體之該N井區； 將該第一抗負壓電晶體之一第一P型區耦接至該第一抗正壓電晶體之該第一P型區；及 將該第一抗負壓電晶體之一第一N型區耦接至該地端。
  16. 如請求項14或15所述之方法，其中該第一抗負壓電晶體係為N型電晶體或NPN雙極性接面電晶體，該方法另包含： 將該第一抗負壓電晶體之一第二N型區耦接至該第一抗負壓電晶體之該第一P型區； 其中該第一抗負壓電晶體之該第一N型區、該第二N型區及該第一P型區係設置於該第一抗負壓電晶體之一P井區，且該第一抗負壓電晶體之該P井區係設置於該第一抗負壓電晶體之該N井區。
  17. 如請求項14或15所述之方法，其中該第一抗負壓電晶體係為P型電晶體或PNP雙極性接面電晶體，該方法另包含： 將該第一抗負壓電晶體之一第二P型區耦接至該第一抗負壓電晶體之該第一N型區； 其中該第一抗負壓電晶體之該第一N型區、該第一P型區及該第二P型區係設置於該第一抗負壓電晶體之該N井區。
  18. 如請求項14或15所述之方法，其中該第一抗正壓電晶體係為N型電晶體或NPN雙極性接面電晶體，該方法另包含： 將該第一抗正壓電晶體之一第二N型區耦接至該第一抗正壓電晶體之該第一P型區； 其中該第一抗正壓電晶體之該第一N型區、該第二N型區及該第一P型區係設置於該第一抗正壓電晶體之一P井區，且該第一抗正壓電晶體之該P井區係設置於該第一抗正壓電晶體之該N井區。
  19. 如請求項14或15所述之方法，其中該第一抗正壓電晶體係為P型電晶體或PNP雙極性接面電晶體，該方法另包含： 將該第一抗正壓電晶體之一第二P型區耦接至該第一抗正壓電晶體之該第一N型區； 其中該第一抗正壓電晶體之該第一N型區、該第一P型區及該第二P型區係設置於該第一抗正壓電晶體之該N井區。
  20. 如請求項13所述之方法，其中根據該操作電壓範圍決定該靜電放電保護裝置之該至少一抗正壓電晶體及該至少一抗負壓電晶體的種類係根據該操作電壓範決定該至少一第一抗負壓電晶體係為金氧半場效電晶體、橫向擴散(Laterally Diffused)金氧半場效電晶體、雙重擴散(DOUBLE DIFFUSED DRAIN)金氧半場效電晶體、全空乏(Fully Depleted)金氧半場效電晶體或雙載子接面電晶體，及根據該操作電壓範決定該至少一第一抗正壓電晶體係為金氧半場效電晶體、橫向擴散(Laterally Diffused)金氧半場效電晶體、雙重擴散(DOUBLE DIFFUSED DRAIN)金氧半場效電晶體、全空乏(Fully Depleted)金氧半場效電晶體或雙載子接面電晶體。
  21. 如請求項13所述之方法，其中根據該操作電壓範圍決定該靜電放電保護裝置之該至少一抗正壓電晶體及該至少一抗負壓電晶體的種類包含： 當該操作電壓範圍之上限為正15伏特以下時，決定該至少一抗正壓電晶體的種類為N型金氧半場效電晶體、P型金氧半場效電晶體、PNP雙載子接面電晶體或NPN雙載子接面電晶體；及 當該操作電壓範圍之下限為負15伏特以上時，決定該至少一抗負壓電晶體的種類為N型金氧半場效電晶體、P型金氧半場效電晶體、PNP雙載子接面電晶體或NPN雙載子接面電晶體。
  22. 如請求項13所述之方法，其中根據該操作電壓範圍決定該靜電放電保護裝置之該至少一抗正壓電晶體及該至少一抗負壓電晶體的種類包含： 當該操作電壓範圍之上限為正30至正15伏特之間時，決定該至少一抗正壓電晶體的種類為N型雙重擴散(DOUBLE DIFFUSED DRAIN)金氧半場效電晶體或P型雙重擴散金氧半場效電晶體；及 當該操作電壓範圍之下限為負30伏特至負15伏特之間時，決定該至少一抗負壓電晶體的種類為N型雙重擴散金氧半場效電晶體或P型雙重擴散金氧半場效電晶體。
  23. 如請求項13所述之方法，其中根據該操作電壓範圍決定該靜電放電保護裝置之該至少一抗正壓電晶體及該至少一抗負壓電晶體的種類包含： 當該操作電壓範圍之上限為正65至正30伏特之間時，決定該至少一抗正壓電晶體的種類為N型全空乏(Fully Depleted)金氧半場效電晶體、P型全空乏金氧半場效電晶體、N型橫向擴散(Laterally Diffused)金氧半場效電晶體或P型橫向擴散金氧半場效電晶體；及 當該操作電壓範圍之下限為負65至30伏特之間時，決定該至少一抗負壓電晶體的種類為N型全空乏金氧半場效電晶體、P型全空乏金氧半場效電晶體、N型橫向擴散金氧半場效電晶體或P型橫向擴散金氧半場效電晶體。
  24. 如請求項13所述之方法，其中根據該操作電壓範圍決定該靜電放電保護裝置之該至少一抗正壓電晶體及該至少一抗負壓電晶體的種類包含： 當該操作電壓範圍之上限為正65伏特以上時，決定該至少一抗正壓電晶體的種類為N型橫向擴散(Laterally Diffused)金氧半場效電晶體或P型橫向擴散(Laterally Diffused)金氧半場效電晶體；及 當該操作電壓範圍之下限為負65伏特以下時，決定該至少一抗負壓電晶體的種類為N型橫向擴散金氧半場效電晶體或P型橫向擴散(Laterally Diffused)金氧半場效電晶體。
  25. 如請求項13所述之方法，其中根據該電壓操作範圍及該至少一抗正壓電晶體及該至少一抗負壓電晶體的種類決定該至少一抗正壓電晶體之總個數及該至少一抗負壓電晶體之總個數係使： 該至少一抗正壓電晶體之崩潰電壓的總合不小於該電壓操作範圍之上限；及 該至少一抗負壓電晶體之崩潰電壓之絕對值的總合不小於該電壓操作範圍之下限的絕對值。
TW104131092A 2015-09-21 2015-09-21 靜電放電保護裝置及製造靜電放電保護裝置的方法 TWI649851B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW104131092A TWI649851B (zh) 2015-09-21 2015-09-21 靜電放電保護裝置及製造靜電放電保護裝置的方法
CN201510660962.4A CN106549012B (zh) 2015-09-21 2015-10-14 静电放电保护装置及制造静电放电保护装置的方法
US14/920,902 US9607977B1 (en) 2015-09-21 2015-10-23 Electrostatic discharge protection device and method for producing an electrostatic discharge protection device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104131092A TWI649851B (zh) 2015-09-21 2015-09-21 靜電放電保護裝置及製造靜電放電保護裝置的方法

Publications (2)

Publication Number Publication Date
TW201712843A true TW201712843A (zh) 2017-04-01
TWI649851B TWI649851B (zh) 2019-02-01

Family

ID=58283171

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104131092A TWI649851B (zh) 2015-09-21 2015-09-21 靜電放電保護裝置及製造靜電放電保護裝置的方法

Country Status (3)

Country Link
US (1) US9607977B1 (zh)
CN (1) CN106549012B (zh)
TW (1) TWI649851B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10431578B2 (en) * 2017-03-28 2019-10-01 Nxp B.V. Electrostatic discharge (ESD) protection device and method for operating an ESD protection device
KR20190140216A (ko) * 2018-06-11 2019-12-19 에스케이하이닉스 주식회사 Esd 보호 회로를 포함하는 반도체 집적 회로 장치
CN111415929B (zh) * 2019-01-07 2023-04-07 中芯国际集成电路制造(上海)有限公司 静电放电保护结构及静电放电保护电路
CN111415930B (zh) * 2019-01-07 2023-04-07 中芯国际集成电路制造(上海)有限公司 静电放电保护结构及静电放电保护电路
CN116344534B (zh) * 2023-05-30 2023-08-18 江苏丽隽功率半导体有限公司 可抗esd的沟槽型功率半导体器件及制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4005920B2 (ja) * 2001-03-16 2007-11-14 サーノフ コーポレーション ラッチアップ耐性のための高保持電流を有する静電放電保護構造
US6800906B2 (en) * 2002-10-18 2004-10-05 United Microelectronics Corp. Electrostatic discharge protection circuit
CN1228844C (zh) * 2002-11-15 2005-11-23 华邦电子股份有限公司 使用栅极耦合金氧半场效晶体管的静电保护电路
TWI223888B (en) * 2003-09-02 2004-11-11 Macronix Int Co Ltd Electrostatic discharge protection device
TWI257165B (en) * 2003-10-28 2006-06-21 Sunplus Technology Co Ltd Electrostatic discharge protection device
US7038898B1 (en) * 2005-02-24 2006-05-02 National Semiconductor Corporation ESD protection circuit that can tolerate a negative input voltage during normal (non-ESD) operation
US7826193B2 (en) * 2006-10-23 2010-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. String contact structure for high voltage ESD
JP5656658B2 (ja) * 2011-01-14 2015-01-21 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
WO2013083767A1 (en) * 2011-12-08 2013-06-13 Sofics Bvba A high holding voltage, mixed-voltage domain electrostatic discharge clamp
US8908341B2 (en) * 2012-04-04 2014-12-09 Globalfoundries Singapore Pte. Ltd. Power clamp for high voltage integrated circuits
US8830640B2 (en) * 2012-06-21 2014-09-09 Texas Instruments Deutschland Gmbh Electrostatic discharge protection circuit
JP2015103605A (ja) * 2013-11-22 2015-06-04 株式会社メガチップス Ｅｓｄ保護回路
JP2015159137A (ja) * 2014-02-21 2015-09-03 旭化成エレクトロニクス株式会社 Ｅｓｄ保護回路

Also Published As

Publication number Publication date
CN106549012A (zh) 2017-03-29
US20170084602A1 (en) 2017-03-23
US9607977B1 (en) 2017-03-28
TWI649851B (zh) 2019-02-01
CN106549012B (zh) 2021-02-02

Similar Documents

Publication Publication Date Title
TWI649851B (zh) 靜電放電保護裝置及製造靜電放電保護裝置的方法
JP4282581B2 (ja) 静電保護回路
US10147717B2 (en) Electrostatic discharge protection circuit
JP5631549B2 (ja) バッテリーの保護回路装置
US9437591B1 (en) Cross-domain electrostatic discharge protection device
JP5269017B2 (ja) 電力増幅器
TWI455274B (zh) 靜電放電保護裝置
KR20160069166A (ko) 정전기 방전 보호 장치 및 이를 포함하는 전자 장치
TWI765956B (zh) 半導體裝置
KR102361141B1 (ko) 정전기 방전 보호용 반도체 소자
US11239229B2 (en) Self-biased bidirectional ESD protection circuit
TW202010087A (zh) 具有浮接基極之矽控整流器
US10242979B1 (en) Dynamic substrate biasing for extended voltage operation
JP2015103605A (ja) Ｅｓｄ保護回路
US7023676B2 (en) Low-voltage triggered PNP for ESD protection in mixed voltage I/O interface
US9553508B1 (en) Protection circuit
TW201349437A (zh) 閂鎖周全以矽控整流器為基礎的設備
US11195825B2 (en) Multi-diode semiconductor device and method of operation therefor
TW202107793A (zh) 高電壓電路裝置及其環形電路布局
US10032762B1 (en) Semiconductor device
KR20170132371A (ko) 정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치
US20220384421A1 (en) Low-leakage esd protection circuit and operating method thereof
TW202111962A (zh) 開關裝置
JP2021022666A (ja) 静電気保護回路
US20190035777A1 (en) Electrostatic protection element