JP2015103605A - Esd保護回路 - Google Patents
Esd保護回路 Download PDFInfo
- Publication number
- JP2015103605A JP2015103605A JP2013241893A JP2013241893A JP2015103605A JP 2015103605 A JP2015103605 A JP 2015103605A JP 2013241893 A JP2013241893 A JP 2013241893A JP 2013241893 A JP2013241893 A JP 2013241893A JP 2015103605 A JP2015103605 A JP 2015103605A
- Authority
- JP
- Japan
- Prior art keywords
- diode
- diode string
- well
- active region
- type active
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
ESD保護回路としてのダイオードストリング50は、通常動作時に、アノードおよびカソードに供給される電圧ではオンしない段数のダイオードを直列に接続して構成され、保護端子から基準端子へ向かって順方向に接続されている。
例えば、保護端子は、信号入力端子または電源端子であり、基準端子は、グランド端子である。
Vzb<Von_diostr … (1)
従って、ダイオードストリング50は、通常動作時にはオフであり、内部回路28の動作には何ら影響を与えない。
このように、ダイオードストリング50により、ESDによる静電破壊から、内部回路28を保護することができる。
同図中、最も左側のダイオード52が初段のダイオードであり、最も右側のダイオード52が最終段のダイオードである。
各々のダイオード52の漏れ電流は、各々のダイオード52を構成するP型アクティブ領域56、Nウェル54、および、P型基板(P−)62からなる縦方向の寄生PNPバイポーラトランジスタ66のベース電流となり、リーク電流の増加をもたらす可能性がある。
また、温度が高くなるに従って、ダイオードストリング50を構成する各々のダイオード52のPN接合における漏れ電流が大きくなり、寄生PNPバイポーラトランジスタ66のベース電流が増えるため、リーク電流が増える。
ダイオード52の面積を小さくすることにより、寄生PNPバイポーラトランジスタ66のサイズが小さくなるため、リーク電流を低減することができる。
しかし、この方法では、ESD保護回路としてのダイオードストリング50のサイズが小さくなるため、同一電流に対するクランプ電圧が大きくなり、ESD保護回路としての特性が劣化する。
ダイオード52の段数を増やすことにより、ダイオード52の漏れ電流が減少するため、結果として寄生PNPバイポーラのベース電流が抑えられるため、リーク電流を低減することができる。
しかし、この方法では、ダイオードストリング50のしきい値が高くなるため、同様に、同一電流に対するクランプ電圧が大きくなり、ESD保護素子としての特性が劣化する。また、レイアウト面積が増大するという別の問題が発生する。さらに、通常動作時の電源電圧が高くなると、必要なダイオード52の段数が大幅に増加し、ESD保護回路として、ダイオードストリング50を使用することができなくなる。
例えば、半導体集積回路の製造プロセスが進歩するに従って、Nウェル54の深さは浅くなる傾向がある。Nウェル54の深さが浅くなると、縦方向の寄生PNPバイポーラトランジスタ66のベース長が短くなるため、リーク電流が増加する。
また、従来の半導体集積回路は、取り扱う信号が低速であったため、リーク電流を気にする必要がない場合が多かった。しかし、近年の半導体集積回路は、数GHzという高速の信号を取り扱うことから、微少なリーク電流であっても信号特性に影響が出る。そのため、近年の半導体集積回路では、従来は問題となっていなかったレベルのリーク電流でも、許容されなくなってきている。
このグラフから、ダイオードストリング50がオンする電圧は、ダイオードストリング50を構成するダイオード52の段数に依存して変化することが分かる。つまり、ダイオード52の段数を増やすことにより、ダイオード52の段数に応じて、ダイオードストリング50のしきい値電圧を大きくすることができる。
その一方で、所定のリーク電流が流れ始める電圧は、ダイオードストリング50を構成するダイオード52の段数に単純に依存して変化しない。つまり、ダイオード52の段数を単純に増やしても、ダイオード52の段数に応じて、リーク電流を低減することはできない。
しかし、微少なリーク電流でも問題となるような半導体集積回路では、例えば、ダイオードストリング50を構成するダイオード52の段数を増やしてリーク電流を低減する必要があるが、前述のように、単純にダイオード52の段数を増やすだけでは、リーク電流を低減することは難しい。
例えば、特許文献1には、p型基板と、n型エピタキシャル層との間に、n+型埋込層を形成することが記載されている。特許文献2〜4にも、同様の埋込層を形成することが記載されている。
前記ダイオードストリングは、通常動作時に、前記ダイオードストリングのアノードおよびカソードに供給される電圧ではオンしない段数のダイオードを直列に接続して構成され、
各々の前記ダイオードは、NウェルおよびディープNウェルによって基板分離された、各々対応するP型基板もしくはPウェルの中に形成されたP型アクティブ領域およびN型アクティブ領域からなるPN接合によって構成され、
初段の前記ダイオードのP型アクティブ領域が前記ダイオードストリングのアノードとなり、前段の前記ダイオードのN型アクティブ領域が順次後段の前記ダイオードのP型アクティブ領域に接続され、最終段の前記ダイオードのN型アクティブ領域が前記ダイオードストリングのカソードとなり、
前記NウェルおよびディープNウェルは、前記ダイオードストリングのアノード、もしくは、前記半導体集積回路の電源端子に接続されていることを特徴とするESD保護回路を提供するものである。
前記ダイオードストリングは、通常動作時に、前記ダイオードストリングのアノードおよびカソードに供給される電圧ではオンしない段数のダイオードを直列に接続して構成され、
各々の前記ダイオードは、PウェルおよびディープPウェルによって基板分離された、各々対応するN型基板もしくはNウェルの中に形成されたP型アクティブ領域およびN型アクティブ領域からなるPN接合によって構成され、
初段の前記ダイオードのP型アクティブ領域が前記ダイオードストリングのアノードとなり、前段の前記ダイオードのN型アクティブ領域が順次後段の前記ダイオードのP型アクティブ領域に接続され、最終段の前記ダイオードのN型アクティブ領域が前記ダイオードストリングのカソードとなり、
前記PウェルおよびディープPウェルは、前記ダイオードストリングのカソード、もしくは、前記半導体集積回路のグランド端子に接続されていることを特徴とするESD保護回路を提供する。
前記電源端子と前記グランド端子との間に接続され、ESDによる過電圧が前記電源端子に印加された時にオンして、前記電源端子から前記グランド端子へ向かってESDによる電流を流す保護素子とを備え、
前記ダイオードストリングは、前記信号入力端子から前記グランド端子へ向かって順方向に接続されていることが好ましい。
前記ダイオードストリングは、前記電源端子から前記グランド端子へ向かって順方向に接続されていることが好ましい。
前記NウェルおよびディープNウェルは、前記半導体集積回路の電源端子に接続されていることが好ましい。
前記NウェルおよびディープNウェルは、前記半導体集積回路の電源端子に接続されていることが好ましい。
本実施形態のESD保護回路は、図6に示すESD保護回路の場合と同様に、ダイオードストリング10を備え、ダイオードストリング10を使用して、ESDによる静電破壊から、半導体集積回路の内部回路28を保護するものである。
ダイオードストリング10は、通常動作時に、アノードおよびカソードに供給される電圧ではオンしない段数のダイオードを直列に接続して構成され、保護端子から基準端子へ向かって順方向に接続されている。
同様に、保護端子は、信号入力端子または電源端子であり、基準端子は、グランド端子である。
基板表面と平行な方向に対して、各々のダイオード12の形成領域を含むように、基板表面から所定の深さにディープNウェル(Deep Nwell)20が形成されている。また、基板表面と直交する方向に対して、各々のダイオード12の形成領域の周囲を取り囲み、かつ、基板表面とディープNウェル20との間を接続するように、Nウェル(N−)22が形成されている。
これにより、各々のダイオード12に対応するP型基板14は、Nウェル22およびディープNウェル20によって基板分離されている。
同様に、同図中、最も左側のダイオード12が初段のダイオードであり、最も右側のダイオード12が最終段のダイオードである。
ディープNウェル20には、通常動作時に、ダイオードストリング10のアノードに供給される電圧よりも高い電圧を供給する必要がある。その理由は、初段のダイオード12を構成するP型アクティブ領域16と、Nウェル22およびディープNウェル20とによって構成される寄生ダイオード26がオンするのを防止し、ダイオードストリング10のアノードから寄生ダイオード26を介してNウェル22およびディープNウェル20が接続されたノードへリーク電流が流れないようにするためである。
しかし、Nウェル22およびディープNウェル20には、通常動作時に、ダイオードストリング10のアノードに供給される電圧以上の電圧が供給されるため、この寄生PNPバイポーラトランジスタが、通常動作時に動作することはない。従って、この寄生PNPバイポーラトランジスタを介してリーク電流が増加することはない。
ダイオードストリング10は、例えば、信号入力端子とグランド端子との間の保護、もしくは、電源端子とグランド端子との間の保護に適用することが想定される。
まず、ダイオードストリング10を、信号入力端子とグランド端子との間の保護に適用する場合について説明する。
ダイオード32は、グランド端子GNDから信号入力端子INへ向かって順方向に接続されている。
保護素子34は、電源端子VDDとグランド端子GNDとの間に接続されている。保護素子34は、具体的な回路の構成を省略しているが、通常動作時にはオフし、ESDによる過電圧が電源端子に印加された時にオンして、電源端子VDDからグランド端子GNDへ向かってESDによる電流を流すものである。
Vdd>Vin>Vgnd … (2)
また、信号入力端子INから電源端子VDDへ向かって、初段のダイオード12を構成するP型アクティブ領域16と、Nウェル22およびディープNウェル20とによって構成される寄生ダイオード26が存在するが、電源電圧Vdd>信号の電圧Vinであるため、この寄生ダイオード26もオンしない。
ダイオード32は、信号の電圧Vin>グランド電圧Vgndであるためオンしない。
保護素子34は、電源電圧Vddおよびグランド電圧Vgndではオンしない。
従って、ESD保護回路30は、内部回路28の通常動作時には何ら影響を与えない。
このように、ダイオードストリング10により、ESDによる静電破壊から、信号入力端子INに接続されている内部回路28を保護することができる。
このように、ダイオード32により、ESDによる静電破壊から、信号入力端子INに接続されている内部回路28を保護することができる。
このように、寄生ダイオード26により、ESDによる静電破壊から、信号入力端子INに接続されている内部回路28を保護することができる。
このように、ダイオード32および保護素子34により、ESDによる静電破壊から、信号入力端子INに接続されている内部回路28を保護することができる。
ダイオードストリング10は、電源端子VDDからグランド端子GNDへ向かって順方向に接続され、通常動作時に、電源電圧Vddおよびグランド電圧Vgndではオンしない段数のダイオード12を直列に接続して構成されている。また、ダイオードストリング10のNウェル22およびディープNウェル20は、図5に示すように、電源端子VDDに接続されている。
ダイオード36は、グランド端子GNDから電源端子VDDへ向かって順方向に接続されている。
また、初段のダイオード12を構成するP型アクティブ領域16と、Nウェル22およびディープNウェル20とによって構成される寄生ダイオード26は、寄生ダイオード26のアノードおよびカソードがともに電源電圧Vddであるため、オンしない。
ダイオード36は、電源電圧Vdd>グランド電圧Vgndであるためオンしない。
従って、ESD保護回路40は、内部回路28の通常動作時には何ら影響を与えない。
このように、ダイオードストリング10により、ESDによる静電破壊から、電源端子VDDに接続されている内部回路28を保護することができる。
このように、ダイオード36により、ESDによる静電破壊から、電源端子VDDに接続されている内部回路28を保護することができる。
また、基板分離されたP型基板14にさらにP型不純物を注入してPウェル(P−)を形成し、ダイオードストリング10を構成する各々のダイオード12を、各々対応するPウェルの中に形成することもできる。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
12、52 ダイオード
14、62 P型基板
16、56 P型アクティブ領域
18、58 N型アクティブ領域
20 ディープNウェル
22、54 Nウェル
24、60 ガードリング
26 寄生ダイオード
28 内部回路
30、40 ESD保護回路
32、36 ダイオード
34 保護素子
66 寄生PNPバイポーラトランジスタ
Claims (6)
- ダイオードストリングを備え、前記ダイオードストリングを使用して、ESDによる静電破壊から、半導体集積回路の内部回路を保護するESD保護回路であって、
前記ダイオードストリングは、通常動作時に、前記ダイオードストリングのアノードおよびカソードに供給される電圧ではオンしない段数のダイオードを直列に接続して構成され、
各々の前記ダイオードは、NウェルおよびディープNウェルによって基板分離された、各々対応するP型基板もしくはPウェルの中に形成されたP型アクティブ領域およびN型アクティブ領域からなるPN接合によって構成され、
初段の前記ダイオードのP型アクティブ領域が前記ダイオードストリングのアノードとなり、前段の前記ダイオードのN型アクティブ領域が順次後段の前記ダイオードのP型アクティブ領域に接続され、最終段の前記ダイオードのN型アクティブ領域が前記ダイオードストリングのカソードとなり、
前記NウェルおよびディープNウェルは、前記ダイオードストリングのアノード、もしくは、前記半導体集積回路の電源端子に接続されていることを特徴とするESD保護回路。 - ダイオードストリングを備え、前記ダイオードストリングを使用して、ESDによる静電破壊から、半導体集積回路の内部回路を保護するESD保護回路であって、
前記ダイオードストリングは、通常動作時に、前記ダイオードストリングのアノードおよびカソードに供給される電圧ではオンしない段数のダイオードを直列に接続して構成され、
各々の前記ダイオードは、PウェルおよびディープPウェルによって基板分離された、各々対応するN型基板もしくはNウェルの中に形成されたP型アクティブ領域およびN型アクティブ領域からなるPN接合によって構成され、
初段の前記ダイオードのP型アクティブ領域が前記ダイオードストリングのアノードとなり、前段の前記ダイオードのN型アクティブ領域が順次後段の前記ダイオードのP型アクティブ領域に接続され、最終段の前記ダイオードのN型アクティブ領域が前記ダイオードストリングのカソードとなり、
前記PウェルおよびディープPウェルは、前記ダイオードストリングのカソード、もしくは、前記半導体集積回路のグランド端子に接続されていることを特徴とするESD保護回路。 - さらに、前記半導体集積回路のグランド端子から信号入力端子へ向かって順方向に接続されたダイオードと、
前記電源端子と前記グランド端子との間に接続され、ESDによる過電圧が前記電源端子に印加された時にオンして、前記電源端子から前記グランド端子へ向かってESDによる電流を流す保護素子とを備え、
前記ダイオードストリングは、前記信号入力端子から前記グランド端子へ向かって順方向に接続されている請求項1または2に記載のESD保護回路。 - さらに、前記半導体集積回路のグランド端子から前記電源端子へ向かって順方向に接続されたダイオードを備え、
前記ダイオードストリングは、前記電源端子から前記グランド端子へ向かって順方向に接続されている請求項1または2に記載のESD保護回路。 - 前記ダイオードストリングは、前記半導体集積回路の信号入力端子からグランド端子へ向かって順方向に接続され、
前記NウェルおよびディープNウェルは、前記半導体集積回路の電源端子に接続されている請求項1に記載のESD保護回路。 - 前記ダイオードストリングは、前記半導体集積回路の電源端子からグランド端子へ向かって順方向に接続され、
前記NウェルおよびディープNウェルは、前記半導体集積回路の電源端子に接続されている請求項1に記載のESD保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013241893A JP2015103605A (ja) | 2013-11-22 | 2013-11-22 | Esd保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013241893A JP2015103605A (ja) | 2013-11-22 | 2013-11-22 | Esd保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015103605A true JP2015103605A (ja) | 2015-06-04 |
Family
ID=53379093
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013241893A Pending JP2015103605A (ja) | 2013-11-22 | 2013-11-22 | Esd保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015103605A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106549012A (zh) * | 2015-09-21 | 2017-03-29 | 联华电子股份有限公司 | 静电放电保护装置及制造静电放电保护装置的方法 |
US10325905B2 (en) | 2017-06-16 | 2019-06-18 | Fuji Electric Co., Ltd. | Semiconductor device and semiconductor circuit device |
CN110246837A (zh) * | 2019-06-11 | 2019-09-17 | 西安电子科技大学 | 一种双二极管esd保护电路 |
US10651272B2 (en) | 2017-03-14 | 2020-05-12 | United Semiconductor Japan Co., Ltd. | Semiconductor device and full-wave rectifier circuit |
WO2020235082A1 (ja) * | 2019-05-23 | 2020-11-26 | 株式会社ソシオネクスト | 半導体装置 |
JPWO2020235084A1 (ja) * | 2019-05-23 | 2020-11-26 | ||
US11967593B2 (en) | 2021-11-17 | 2024-04-23 | Socionext Inc. | Semiconductor device |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1041469A (ja) * | 1996-07-25 | 1998-02-13 | Nec Corp | 半導体装置 |
JP2002538598A (ja) * | 1999-01-29 | 2002-11-12 | コミツサリア タ レネルジー アトミーク | Soi基板上のマイクロ電子部品用の静電放電保護デバイス |
JP2004221569A (ja) * | 2003-01-09 | 2004-08-05 | Internatl Business Mach Corp <Ibm> | トリプル・ウェル半導体デバイスの静電放電保護回路 |
US20050098847A1 (en) * | 2003-11-12 | 2005-05-12 | Shiao-Shien Chen | Diode and diode string structure |
JP2006005338A (ja) * | 2004-06-18 | 2006-01-05 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体集積回路構造およびその製造方法 |
US20060043489A1 (en) * | 2004-08-30 | 2006-03-02 | Industrial Technology Research Insititute | Diode and applications thereof |
US20060044719A1 (en) * | 2004-08-30 | 2006-03-02 | Industrial Technology Research | Diode strings and electrostatic discharge protection circuits |
JP2008085125A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | Esd保護回路及び半導体集積回路装置 |
-
2013
- 2013-11-22 JP JP2013241893A patent/JP2015103605A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1041469A (ja) * | 1996-07-25 | 1998-02-13 | Nec Corp | 半導体装置 |
JP2002538598A (ja) * | 1999-01-29 | 2002-11-12 | コミツサリア タ レネルジー アトミーク | Soi基板上のマイクロ電子部品用の静電放電保護デバイス |
JP2004221569A (ja) * | 2003-01-09 | 2004-08-05 | Internatl Business Mach Corp <Ibm> | トリプル・ウェル半導体デバイスの静電放電保護回路 |
US20050098847A1 (en) * | 2003-11-12 | 2005-05-12 | Shiao-Shien Chen | Diode and diode string structure |
JP2006005338A (ja) * | 2004-06-18 | 2006-01-05 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体集積回路構造およびその製造方法 |
US20060043489A1 (en) * | 2004-08-30 | 2006-03-02 | Industrial Technology Research Insititute | Diode and applications thereof |
US20060044719A1 (en) * | 2004-08-30 | 2006-03-02 | Industrial Technology Research | Diode strings and electrostatic discharge protection circuits |
JP2008085125A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | Esd保護回路及び半導体集積回路装置 |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106549012A (zh) * | 2015-09-21 | 2017-03-29 | 联华电子股份有限公司 | 静电放电保护装置及制造静电放电保护装置的方法 |
CN106549012B (zh) * | 2015-09-21 | 2021-02-02 | 联华电子股份有限公司 | 静电放电保护装置及制造静电放电保护装置的方法 |
US10651272B2 (en) | 2017-03-14 | 2020-05-12 | United Semiconductor Japan Co., Ltd. | Semiconductor device and full-wave rectifier circuit |
US10325905B2 (en) | 2017-06-16 | 2019-06-18 | Fuji Electric Co., Ltd. | Semiconductor device and semiconductor circuit device |
JPWO2020235082A1 (ja) * | 2019-05-23 | 2020-11-26 | ||
JPWO2020235084A1 (ja) * | 2019-05-23 | 2020-11-26 | ||
WO2020235082A1 (ja) * | 2019-05-23 | 2020-11-26 | 株式会社ソシオネクスト | 半導体装置 |
WO2020235084A1 (ja) * | 2019-05-23 | 2020-11-26 | 株式会社ソシオネクスト | 半導体装置 |
JP7268729B2 (ja) | 2019-05-23 | 2023-05-08 | 株式会社ソシオネクスト | 半導体装置 |
JP7268728B2 (ja) | 2019-05-23 | 2023-05-08 | 株式会社ソシオネクスト | 半導体装置 |
CN110246837A (zh) * | 2019-06-11 | 2019-09-17 | 西安电子科技大学 | 一种双二极管esd保护电路 |
CN110246837B (zh) * | 2019-06-11 | 2021-04-27 | 西安电子科技大学 | 一种双二极管esd保护电路 |
US11967593B2 (en) | 2021-11-17 | 2024-04-23 | Socionext Inc. | Semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9881914B2 (en) | Electrostatic discharge protection device | |
US10134724B2 (en) | Electro-static discharge protection devices having a low trigger voltage | |
US8610169B2 (en) | Electrostatic discharge protection circuit | |
US9076654B2 (en) | Semiconductor device | |
JP2015103605A (ja) | Esd保護回路 | |
JP2005340380A (ja) | 静電保護回路及びこれを用いた半導体集積回路装置 | |
US20160141287A1 (en) | Electrostatic discharge protection circuit, structure and method of making the same | |
US10930641B2 (en) | Series connected ESD protection circuit | |
JP2006080160A (ja) | 静電保護回路 | |
KR102462819B1 (ko) | 반도체 장치 | |
US20160204598A1 (en) | Electrostatic discharge protection circuit and electrostatic discharge protection device | |
US9437590B2 (en) | Electrostatic discharge protection device and electrostatic discharge protection system | |
US8780511B2 (en) | Electrostatic discharge protection circuit | |
JP4763324B2 (ja) | 静電保護回路及び該静電保護回路を含む半導体装置 | |
US8823129B2 (en) | Latch-up prevention structure and method for ultra-small high voltage tolerant cell | |
KR20170132371A (ko) | 정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치 | |
US10181466B2 (en) | Electrostatic discharge protection apparatus and applications thereof | |
US9245988B2 (en) | Electrostatic discharge protection device and electronic apparatus thereof | |
CN109979929B (zh) | 一种高压静电放电钳位保护元件及集成电路芯片 | |
JP2014053497A (ja) | Esd保護回路 | |
KR101463657B1 (ko) | Esd 보호회로 | |
JP2010109165A (ja) | Esd保護回路およびesd保護回路を有する半導体集積回路 | |
KR101570928B1 (ko) | 낮은 트리거 전압을 가지는 횡형 절연 게이트 바이폴라 트랜지스터 기반의 정전 방전 보호소자 | |
US9735144B2 (en) | Electrostatic discharge (ESD) protection device | |
JP2010073913A (ja) | 保護回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161005 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170711 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170718 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170911 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180220 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20180821 |