JPH1041469A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1041469A JPH1041469A JP8196189A JP19618996A JPH1041469A JP H1041469 A JPH1041469 A JP H1041469A JP 8196189 A JP8196189 A JP 8196189A JP 19618996 A JP19618996 A JP 19618996A JP H1041469 A JPH1041469 A JP H1041469A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Abstract
(57)【要約】
【課題】 静電破壊耐量及びラッチアップ耐性が高く、
且つ保護素子近傍のデッドスペースが無い保護性に優れ
た静電保護装置を提供する。 【解決手段】 入出力端子は、Ｐ型拡散層(103a)とＮ型
拡散層(102b)からなる保護ダイオードと、Ｎ型拡散層(1
02b,102c)とＰ型ウェル(113)からなるＮＰＮ保護バイポ
ーラトランジスタに直接接続され、Ｎ拡散層(102c,102
d)とゲート電極(105)からなる保護用ＮＭＯＳＦＥＴに
入力抵抗(114)を介して接続されている。これらの保護
素子は、Ｎ型埋め込み拡散層(111)及びＮ型ウェル(112)
により内部回路用の基板と分離されたＰ型ウェル(113)
上に形成されている。保護されるべき内部回路は、保護
用ＮＭＯＳＦＥＴのドレイン(102d)に接続されている。
且つ保護素子近傍のデッドスペースが無い保護性に優れ
た静電保護装置を提供する。 【解決手段】 入出力端子は、Ｐ型拡散層(103a)とＮ型
拡散層(102b)からなる保護ダイオードと、Ｎ型拡散層(1
02b,102c)とＰ型ウェル(113)からなるＮＰＮ保護バイポ
ーラトランジスタに直接接続され、Ｎ拡散層(102c,102
d)とゲート電極(105)からなる保護用ＮＭＯＳＦＥＴに
入力抵抗(114)を介して接続されている。これらの保護
素子は、Ｎ型埋め込み拡散層(111)及びＮ型ウェル(112)
により内部回路用の基板と分離されたＰ型ウェル(113)
上に形成されている。保護されるべき内部回路は、保護
用ＮＭＯＳＦＥＴのドレイン(102d)に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に半導体集積回路の静電破壊保護装置に関するも
のである。
し、特に半導体集積回路の静電破壊保護装置に関するも
のである。
【０００２】
【従来の技術】図３に半導体集積回路における静電保護
装置の回路図を、図４にそのレイアウト図を、図５に図
４のｂ−ｂ線断面図を示す。
装置の回路図を、図４にそのレイアウト図を、図５に図
４のｂ−ｂ線断面図を示す。
【０００３】図５において、保護ダイオードは、Ｐ型半
導体基板（401）上のＰ型拡散層（403）とＮ型拡散層
（402a）で形成されるＰＮダイオードである。Ｐ型拡散
層（403）はアルミ配線（409a）により接地線に、Ｎ型
拡散層（402a）はアルミ配線（410a）により入出力端子
に接続されている。
導体基板（401）上のＰ型拡散層（403）とＮ型拡散層
（402a）で形成されるＰＮダイオードである。Ｐ型拡散
層（403）はアルミ配線（409a）により接地線に、Ｎ型
拡散層（402a）はアルミ配線（410a）により入出力端子
に接続されている。
【０００４】保護バイポーラトランジスタは、Ｐ型半導
体基板（401）をベースとし、Ｎ型拡散層（402a）をコ
レクタとし、Ｎ型拡散層（402b）をエミッタとしたＮＰ
Ｎバイポーラトランジスタである。このトランジスタの
コレクタ領域であるＮ型拡散層（402a）は、アルミ配線
（410a）により入出力端子に、エミッタ領域であるＮ型
拡散層（402b）は、アルミ配線（409b）により接地線に
接続されている。
体基板（401）をベースとし、Ｎ型拡散層（402a）をコ
レクタとし、Ｎ型拡散層（402b）をエミッタとしたＮＰ
Ｎバイポーラトランジスタである。このトランジスタの
コレクタ領域であるＮ型拡散層（402a）は、アルミ配線
（410a）により入出力端子に、エミッタ領域であるＮ型
拡散層（402b）は、アルミ配線（409b）により接地線に
接続されている。
【０００５】保護用ＮＭＯＳＦＥＴは、Ｐ型半導体基板
（401）上のＮ型拡散層（402c,402d）とゲート電極（40
5）で形成されるＮ型ＬＤＤＭＯＳＦＥＴである。この
トランジスタのソース領域であるＮ型拡散層（402c）と
ゲート電極（405）は、アルミ配線（409c）により接地
線に接続されている。また、ドレイン領域であるＮ型拡
散層（402d）は、アルミ配線（410b）により入力抵抗
（414）を経て入出力端子に接続されている。
（401）上のＮ型拡散層（402c,402d）とゲート電極（40
5）で形成されるＮ型ＬＤＤＭＯＳＦＥＴである。この
トランジスタのソース領域であるＮ型拡散層（402c）と
ゲート電極（405）は、アルミ配線（409c）により接地
線に接続されている。また、ドレイン領域であるＮ型拡
散層（402d）は、アルミ配線（410b）により入力抵抗
（414）を経て入出力端子に接続されている。
【０００６】図３の回路図において、入出力端子（31
5）に静電パルスのような通電圧が加わった場合に、電
流が入力抵抗（314）を介して内部回路へ流れると、内
部回路が破壊される恐れがある。このため、正印加に対
しては保護バイポーラトランジスタ（318）及び保護用
ＮＭＯＳＦＥＴ（319）、負印加に対しては保護ダイオ
ード（317）により放電パスを設け、通電圧が加わった
場合にこれらの保護素子が導通状態となり電圧をクラン
プすることによって、内部回路を保護するようにしてい
る。
5）に静電パルスのような通電圧が加わった場合に、電
流が入力抵抗（314）を介して内部回路へ流れると、内
部回路が破壊される恐れがある。このため、正印加に対
しては保護バイポーラトランジスタ（318）及び保護用
ＮＭＯＳＦＥＴ（319）、負印加に対しては保護ダイオ
ード（317）により放電パスを設け、通電圧が加わった
場合にこれらの保護素子が導通状態となり電圧をクラン
プすることによって、内部回路を保護するようにしてい
る。
【０００７】つまり、接地端子に対して正の通電圧パル
スが入出力端子に印加された場合は、まず、保護用ＮＭ
ＯＳＦＥＴのドレイン拡散層（402d）と保護バイポーラ
トランジシタのコレクタ領域であるＮ型拡散層（402a）
の電圧が上昇する。このとき、ドレイン−基板間のアバ
ランシェブレークダウンの耐圧（Ｖbd）は、ドレイン・
ゲート・基板で形成されるゲートコントロールダイオー
ド（ＧＣＤ）の作用によりコレクタ−基板間のＶbdより
も低いため、まず、ドレイン−基板間でアバランシェが
起こり、その近傍の基板電位が上昇する。すると、ソー
ス−基板間に順方向バイアスがかかってＮＭＯＳＦＥＴ
のドレイン・基板・ソースからなる寄生バイポーラが動
作し、ドレイン−ソース間電圧が低下、固定され（Ｖsb
mos）、内部回路は保護される。過電圧の電圧が高く、
端子の電圧上昇がさらに続くと、今度は保護バイポーラ
トランジスタのコレクタ−エミッタ間が同様に、バイポ
ーラ動作し電圧が下がる（Ｖsbbip）。このとき、バイ
ポーラトランジスタのクランプ電圧ＶsbbipはＭＯＳＦ
ＥＴのクランプ電圧Ｖsbmosよりも低いため（Ｖsbbip＜
Ｖsbmos）、大部分の放電電流はバイポーラトランジス
タを流れ、保護用ＮＭＯＳＦＥＴが破壊されることはな
い。
スが入出力端子に印加された場合は、まず、保護用ＮＭ
ＯＳＦＥＴのドレイン拡散層（402d）と保護バイポーラ
トランジシタのコレクタ領域であるＮ型拡散層（402a）
の電圧が上昇する。このとき、ドレイン−基板間のアバ
ランシェブレークダウンの耐圧（Ｖbd）は、ドレイン・
ゲート・基板で形成されるゲートコントロールダイオー
ド（ＧＣＤ）の作用によりコレクタ−基板間のＶbdより
も低いため、まず、ドレイン−基板間でアバランシェが
起こり、その近傍の基板電位が上昇する。すると、ソー
ス−基板間に順方向バイアスがかかってＮＭＯＳＦＥＴ
のドレイン・基板・ソースからなる寄生バイポーラが動
作し、ドレイン−ソース間電圧が低下、固定され（Ｖsb
mos）、内部回路は保護される。過電圧の電圧が高く、
端子の電圧上昇がさらに続くと、今度は保護バイポーラ
トランジスタのコレクタ−エミッタ間が同様に、バイポ
ーラ動作し電圧が下がる（Ｖsbbip）。このとき、バイ
ポーラトランジスタのクランプ電圧ＶsbbipはＭＯＳＦ
ＥＴのクランプ電圧Ｖsbmosよりも低いため（Ｖsbbip＜
Ｖsbmos）、大部分の放電電流はバイポーラトランジス
タを流れ、保護用ＮＭＯＳＦＥＴが破壊されることはな
い。
【０００８】接地端子に対して負の通電圧パルスが入出
力端子に印加された場合は、保護用ダイオードが順方向
で電流を流すため、内部回路は保護される。
力端子に印加された場合は、保護用ダイオードが順方向
で電流を流すため、内部回路は保護される。
【０００９】
【発明が解決しようとする課題】しかしながら上記従来
例では、入出力端子に通電圧が加わった場合、保護素子
から発生する電子が基板経由で内部素子まで拡散し、内
部回路のＭＯＳＦＥＴのゲート酸化膜に注入され、特性
変動を引き起こしたり、最悪の場合は破壊に至ることが
ある。
例では、入出力端子に通電圧が加わった場合、保護素子
から発生する電子が基板経由で内部素子まで拡散し、内
部回路のＭＯＳＦＥＴのゲート酸化膜に注入され、特性
変動を引き起こしたり、最悪の場合は破壊に至ることが
ある。
【００１０】また、保護素子の動作による基板電位上昇
が原因で、近傍の内部回路のＰチャネル型トランジスタ
とＮチャネル型トランジスタとの間でラッチアップを起
こす可能性がある。
が原因で、近傍の内部回路のＰチャネル型トランジスタ
とＮチャネル型トランジスタとの間でラッチアップを起
こす可能性がある。
【００１１】これらを回避するためには、保護素子と内
部素子間の距離を長く確保する必要があり、パターン面
積の無駄が生じるという問題点があった。
部素子間の距離を長く確保する必要があり、パターン面
積の無駄が生じるという問題点があった。
【００１２】これら保護回路と内部回路との間の相互作
用に起因する不具合を防止する技術としては、保護回路
と内部回路との間に分離層を設ける技術が下記の２つの
公報に開示されているが、それぞれ欠点を有している。
用に起因する不具合を防止する技術としては、保護回路
と内部回路との間に分離層を設ける技術が下記の２つの
公報に開示されているが、それぞれ欠点を有している。
【００１３】特開昭６０−５８６５７号公報に開示され
ている技術は、バイポーラ製造技術を応用して保護素子
であるダイオードを基板と分離したものであり、内部回
路への影響を断つ目的の技術である。しかし、保護素子
がダイオード単独であるためクランプ能力不足を伴い、
大面積が必要であるという欠点を有している。
ている技術は、バイポーラ製造技術を応用して保護素子
であるダイオードを基板と分離したものであり、内部回
路への影響を断つ目的の技術である。しかし、保護素子
がダイオード単独であるためクランプ能力不足を伴い、
大面積が必要であるという欠点を有している。
【００１４】特開昭６０−２４１２５１号公報に開示さ
れている技術は、同様にバイポーラ製造技術を応用した
ものであるが、これは、内部バイポーラ素子と同時に形
成するバイポーラ素子を保護素子として使用するため、
素子の高性能化に伴って、サージ電圧に対する保護素子
自体の破壊耐量が著しく低下するという欠点を有してい
る。
れている技術は、同様にバイポーラ製造技術を応用した
ものであるが、これは、内部バイポーラ素子と同時に形
成するバイポーラ素子を保護素子として使用するため、
素子の高性能化に伴って、サージ電圧に対する保護素子
自体の破壊耐量が著しく低下するという欠点を有してい
る。
【００１５】また、図３〜５に示すの前記従来例には、
さらに次のような問題点があった。保護バイポーラトラ
ンジスタは、そのクランプ電流経路のインピーダンスを
可能な限り下げる必要からボンディングパッド付近に配
置され、その領域を占有してしまう。そのため、保護用
ＮＭＯＳＦＥＴは、レイアウト上少々離れて配置される
等、保護用ＮＭＯＳＦＥＴと保護バイポーラトランジス
タの位置関係・配置がチップレイアウトに左右されるこ
とが多く、保護バイポーラトランジスタの動作が期待通
りにならない場合があった。この原因として、上述のよ
うにチップレイアウトの要因のみならず、半導体基板の
特性、すなわち不純物濃度や欠陥分布によっても影響を
受けるという欠点があった。
さらに次のような問題点があった。保護バイポーラトラ
ンジスタは、そのクランプ電流経路のインピーダンスを
可能な限り下げる必要からボンディングパッド付近に配
置され、その領域を占有してしまう。そのため、保護用
ＮＭＯＳＦＥＴは、レイアウト上少々離れて配置される
等、保護用ＮＭＯＳＦＥＴと保護バイポーラトランジス
タの位置関係・配置がチップレイアウトに左右されるこ
とが多く、保護バイポーラトランジスタの動作が期待通
りにならない場合があった。この原因として、上述のよ
うにチップレイアウトの要因のみならず、半導体基板の
特性、すなわち不純物濃度や欠陥分布によっても影響を
受けるという欠点があった。
【００１６】そこで本発明の目的は、上記問題点を解決
し、静電破壊耐量及びラッチアップ耐性が高く、且つ保
護素子近傍のデッドスペースが無い保護性に優れた静電
保護装置（半導体装置）を提供することである。
し、静電破壊耐量及びラッチアップ耐性が高く、且つ保
護素子近傍のデッドスペースが無い保護性に優れた静電
保護装置（半導体装置）を提供することである。
【００１７】
【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。
を達成するために種々の検討を重ねた結果、本発明を完
成した。
【００１８】第１の発明は、第１導電型半導体基板上
に、第２導電型埋め込み拡散層と、該埋め込み拡散層上
部に底部が接し且つ環状に形成された第２導電型ウェル
と、該第２導電型ウェルの内側に孤立した第１導電型ウ
ェルを有し、該第１導電型ウェル上に、入力抵抗を介し
て金属端子に接続された第１の第２導電型拡散層をドレ
インとし、第１の基準電位に接続された第２の第２導電
型拡散層をソースとし、そのゲート電極が第１の基準電
位に接続されたＭＯＳＦＥＴを有し、前記第２の第２導
電型拡散層をエミッタとし、これと対向して形成され前
記金属端子に接続された第３の第２導電型拡散層をコレ
クタとし、前記第１導電型孤立ウェルをベースとするバ
イポーラトランジスタを有し、保護されるべき内部回路
が、前記ドレインに接続されていることを特徴とする半
導体装置に関する。
に、第２導電型埋め込み拡散層と、該埋め込み拡散層上
部に底部が接し且つ環状に形成された第２導電型ウェル
と、該第２導電型ウェルの内側に孤立した第１導電型ウ
ェルを有し、該第１導電型ウェル上に、入力抵抗を介し
て金属端子に接続された第１の第２導電型拡散層をドレ
インとし、第１の基準電位に接続された第２の第２導電
型拡散層をソースとし、そのゲート電極が第１の基準電
位に接続されたＭＯＳＦＥＴを有し、前記第２の第２導
電型拡散層をエミッタとし、これと対向して形成され前
記金属端子に接続された第３の第２導電型拡散層をコレ
クタとし、前記第１導電型孤立ウェルをベースとするバ
イポーラトランジスタを有し、保護されるべき内部回路
が、前記ドレインに接続されていることを特徴とする半
導体装置に関する。
【００１９】第２の発明は、前記第１導電型ウェル上
に、前記第１、第２及び第３の第２導電型拡散層をとり
囲む第１導電型拡散層を有し、その一部と第３の第２導
電型拡散層とが所定の間隔で対向し、その対向部でダイ
オードを形成することを特徴とする第１の発明の半導体
装置に関する。
に、前記第１、第２及び第３の第２導電型拡散層をとり
囲む第１導電型拡散層を有し、その一部と第３の第２導
電型拡散層とが所定の間隔で対向し、その対向部でダイ
オードを形成することを特徴とする第１の発明の半導体
装置に関する。
【００２０】第３の発明は、前記第２導電型ウェルが第
２の基準電位に接続されてることを特徴とする第１又は
第２の発明の半導体装置に関する。これにより、第２の
基準電位の端子と入出力端子の間に過電圧が加わった場
合、第３の第２導電型拡散層、第１導電型ウェル、第２
導電型埋め込み拡散層のＮＰＮバイポーラトランジスタ
が動作し、静電破壊耐量を高くすることができる。
２の基準電位に接続されてることを特徴とする第１又は
第２の発明の半導体装置に関する。これにより、第２の
基準電位の端子と入出力端子の間に過電圧が加わった場
合、第３の第２導電型拡散層、第１導電型ウェル、第２
導電型埋め込み拡散層のＮＰＮバイポーラトランジスタ
が動作し、静電破壊耐量を高くすることができる。
【００２１】第４の発明は、前記第１導電型拡散層が第
１の基準電位に接続されていることを特徴とする第２の
発明の半導体装置に関する。これにより、第１導電型ウ
ェルの電位を固定し、通常使用時におけるＭＯＳＦＥＴ
又はバイポーラトランジスタのリークを防ぐことができ
る。
１の基準電位に接続されていることを特徴とする第２の
発明の半導体装置に関する。これにより、第１導電型ウ
ェルの電位を固定し、通常使用時におけるＭＯＳＦＥＴ
又はバイポーラトランジスタのリークを防ぐことができ
る。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を挙げ
て図面を用いて詳細に説明する。図１に本実施形態のレ
イアウト図、図２に図１のａ−ａ線断面図、図３に回路
図を示す。
て図面を用いて詳細に説明する。図１に本実施形態のレ
イアウト図、図２に図１のａ−ａ線断面図、図３に回路
図を示す。
【００２３】入出力端子は、図３に示す通り、保護ダイ
オード（317）、保護バイポーラトランジスタ（318）及
び保護用ＮＭＯＳＦＥＴ（319）に接続されている。こ
れらの素子は、図２に示すように、Ｎ型ウェル（112）
とＮ型埋め込み拡散層（111）によりＰ型半導体基板（1
01）から分離されたＰ型ウェル（113）の表面に形成さ
れている。
オード（317）、保護バイポーラトランジスタ（318）及
び保護用ＮＭＯＳＦＥＴ（319）に接続されている。こ
れらの素子は、図２に示すように、Ｎ型ウェル（112）
とＮ型埋め込み拡散層（111）によりＰ型半導体基板（1
01）から分離されたＰ型ウェル（113）の表面に形成さ
れている。
【００２４】Ｎ型ウェル（112）とＮ型埋め込み拡散層
（111）は、Ｎ＋拡散層（102a）に接続された配線によ
って、電源電位となっている。
（111）は、Ｎ＋拡散層（102a）に接続された配線によ
って、電源電位となっている。
【００２５】保護ダイオードは、Ｐ型拡散層（103）と
Ｎ型拡散層（102b）で形成されるＰＮダイオードであ
る。Ｐ型拡散層（103）は、アルミ配線（109a）により
接地線に接続されている。Ｎ型拡散層（102b）は、アル
ミ配線（110a）により入出力端子（115）に接続されて
いる。なお、図１中のＰ型拡散層（103'）は、Ｎ型拡散
層（102b）との間隔およびコンタクトフィールド間隔を
調整するために設けられている。
Ｎ型拡散層（102b）で形成されるＰＮダイオードであ
る。Ｐ型拡散層（103）は、アルミ配線（109a）により
接地線に接続されている。Ｎ型拡散層（102b）は、アル
ミ配線（110a）により入出力端子（115）に接続されて
いる。なお、図１中のＰ型拡散層（103'）は、Ｎ型拡散
層（102b）との間隔およびコンタクトフィールド間隔を
調整するために設けられている。
【００２６】保護バイポーラトランジスタは、Ｐ型ウェ
ル（113）をベースとし、Ｎ型拡散層（102b）をコレク
タとし、Ｎ型拡散成層（102c）をエミッタとしたＮＰＮ
バイポーラトランジスタである。このトランジスタのコ
レクタ領域であるＮ型拡散層（102b）はアルミ配線（11
0a）により入出力端子に接続されている。また、エミッ
タ領域であるＮ型拡散成層（102c）は、アルミ配線（10
9b）により接地線に接続されている。
ル（113）をベースとし、Ｎ型拡散層（102b）をコレク
タとし、Ｎ型拡散成層（102c）をエミッタとしたＮＰＮ
バイポーラトランジスタである。このトランジスタのコ
レクタ領域であるＮ型拡散層（102b）はアルミ配線（11
0a）により入出力端子に接続されている。また、エミッ
タ領域であるＮ型拡散成層（102c）は、アルミ配線（10
9b）により接地線に接続されている。
【００２７】保護用ＮＭＯＳＦＥＴは、図２に示すよう
に、Ｐ型ウェル（113）の表面に形成されたＮ型拡散層
（102c,102d）及びゲート電極（105）等からなるＮ型Ｌ
ＤＤＭＯＳＦＥＴである。このトランジスタのソース領
域であるＮ型拡散層（102c）は、アルミ配線（109b）に
より接地線に接続されている。また、ドレイン領域であ
るＮ型拡散層（102d）は、アルミ配線（110b）により入
力抵抗（114)を経て入出力端子に接続されている。ゲー
ト電極（105）は、アルミ配線（109b）により接地線に
接続されている。
に、Ｐ型ウェル（113）の表面に形成されたＮ型拡散層
（102c,102d）及びゲート電極（105）等からなるＮ型Ｌ
ＤＤＭＯＳＦＥＴである。このトランジスタのソース領
域であるＮ型拡散層（102c）は、アルミ配線（109b）に
より接地線に接続されている。また、ドレイン領域であ
るＮ型拡散層（102d）は、アルミ配線（110b）により入
力抵抗（114)を経て入出力端子に接続されている。ゲー
ト電極（105）は、アルミ配線（109b）により接地線に
接続されている。
【００２８】本実施形態では、保護素子が動作した時に
発生し基板へ注入された電子は、全てＮ型埋め込み型拡
散層により吸収され、内部への拡散が完全に防がれる。
このため、従来の保護素子における、注入された電子に
より内部のＭＯＳＦＥＴがダメージを受ける或いは破壊
されるという問題が解消される。
発生し基板へ注入された電子は、全てＮ型埋め込み型拡
散層により吸収され、内部への拡散が完全に防がれる。
このため、従来の保護素子における、注入された電子に
より内部のＭＯＳＦＥＴがダメージを受ける或いは破壊
されるという問題が解消される。
【００２９】また、保護素子が形成されているＰ型ウェ
ル（基板）と内部回路が形成されているＰ型ウェル（基
板）とは分離されているため、保護素子の動作時に孤立
ウェルの電位が上昇しても、内部回路が形成されている
基板の電位が変動することはない。したがって、保護素
子の動作が原因であるラッチアップは起こらなくなり、
保護素子と内部素子との距離を従来に比べて短縮するこ
とができるため、無駄なスペースが省ける。
ル（基板）と内部回路が形成されているＰ型ウェル（基
板）とは分離されているため、保護素子の動作時に孤立
ウェルの電位が上昇しても、内部回路が形成されている
基板の電位が変動することはない。したがって、保護素
子の動作が原因であるラッチアップは起こらなくなり、
保護素子と内部素子との距離を従来に比べて短縮するこ
とができるため、無駄なスペースが省ける。
【００３０】さらに本発明では、保護素子（保護ダイオ
ード、保護バイポーラトランジスタ、保護用ＮＭＯＳＦ
ＥＴ）が、全てＮ型ウェルとＮ型埋め込み拡散層により
孤立したＰ型ウェルの中に形成されており、また保護用
ＮＭＯＳＦＥＴと保護バイポーラトランジスタが隣接し
ているため、保護バイポーラトランジスタが従来よりも
動作に入り易くなる。つまり、端子に正の通電圧が印加
された場合、従来例でも説明したようにまず、保護用Ｎ
ＭＯＳＦＥＴが動作するが、このときＰ型ウェルが孤立
しており、バイポーラトランジスタと隣接しているた
め、バイポーラトランジスタの近傍の基板電位も動作に
入るために十分な程度に上昇する。従って、ＮＭＯＳＦ
ＥＴとバイポーラトランジスタは、ほとんど同時に動作
して静電パルスを放電するため、従来に比べ、保護性が
良好となる。
ード、保護バイポーラトランジスタ、保護用ＮＭＯＳＦ
ＥＴ）が、全てＮ型ウェルとＮ型埋め込み拡散層により
孤立したＰ型ウェルの中に形成されており、また保護用
ＮＭＯＳＦＥＴと保護バイポーラトランジスタが隣接し
ているため、保護バイポーラトランジスタが従来よりも
動作に入り易くなる。つまり、端子に正の通電圧が印加
された場合、従来例でも説明したようにまず、保護用Ｎ
ＭＯＳＦＥＴが動作するが、このときＰ型ウェルが孤立
しており、バイポーラトランジスタと隣接しているた
め、バイポーラトランジスタの近傍の基板電位も動作に
入るために十分な程度に上昇する。従って、ＮＭＯＳＦ
ＥＴとバイポーラトランジスタは、ほとんど同時に動作
して静電パルスを放電するため、従来に比べ、保護性が
良好となる。
【００３１】また本発明では、保護用ＮＭＯＳＦＥＴの
ソースと保護バイポーラトランジスタのエミッタはＮ型
拡散層（102c）を兼用しているため、保護素子の面積が
従来に比べ縮小される。
ソースと保護バイポーラトランジスタのエミッタはＮ型
拡散層（102c）を兼用しているため、保護素子の面積が
従来に比べ縮小される。
【００３２】
【発明の効果】以上の説明から明らかなように本発明に
よれば、パターン面積の増加を伴わずに、保護素子から
発生する電子の内部素子への拡散を完全に遮断し、しか
も保護素子をより動作し易くすることができる。そのた
め、静電破壊耐量及びラッチアップ耐性が高く、且つ保
護素子近傍のデッドスペースが無い保護性に優れた静電
保護装置を提供できる。
よれば、パターン面積の増加を伴わずに、保護素子から
発生する電子の内部素子への拡散を完全に遮断し、しか
も保護素子をより動作し易くすることができる。そのた
め、静電破壊耐量及びラッチアップ耐性が高く、且つ保
護素子近傍のデッドスペースが無い保護性に優れた静電
保護装置を提供できる。
【図１】本発明の静電保護装置（半導体装置）のレイア
ウト図である。
ウト図である。
【図２】本発明の静電保護装置の断面図である。
【図３】本発明または従来の静電保護装置の回路図であ
る。
る。
【図４】従来の静電保護装置のレイアウト図である。
【図５】従来の静電保護装置の断面図である。
１０１、４０１ Ｐ型半導体基板 １０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、４０２ａ、
４０２ｂ、４０２ｃ、４０２ｄ Ｎ型拡散槽 １０３、１０３’、４０３ Ｐ型拡散槽 １０４、４０４ フィールド酸化膜 １０５、４０５ ゲート電極 １０６、４０６ ゲート酸化膜 １０７、４０７ 側壁絶縁膜 １０８、４０８ 層間絶縁膜 １０９ａ、１０９ｂ、４０９ａ、４０９ｂ、４０９ｃ
アルミ配線（接地側） １１０ａ、１１０ｂ、４１０ａ、４１０ｂ、４１０ｃ
アルミ配線（入出力側） １１１ Ｎ型埋め込み型拡散層 １１２ Ｎ型ウェル １１３ Ｐ型ウェル １１４、 ３１４、４１４ 入力抵抗 １１５、 ３１５、４１５ 入出力端子 １１６、 ４１６ コンタクト ３１７ 保護ダイオード ３１８ 保護バイポーラトランジスタ ３１９ 保護用ＮＭＯＳＦＥＴ
４０２ｂ、４０２ｃ、４０２ｄ Ｎ型拡散槽 １０３、１０３’、４０３ Ｐ型拡散槽 １０４、４０４ フィールド酸化膜 １０５、４０５ ゲート電極 １０６、４０６ ゲート酸化膜 １０７、４０７ 側壁絶縁膜 １０８、４０８ 層間絶縁膜 １０９ａ、１０９ｂ、４０９ａ、４０９ｂ、４０９ｃ
アルミ配線（接地側） １１０ａ、１１０ｂ、４１０ａ、４１０ｂ、４１０ｃ
アルミ配線（入出力側） １１１ Ｎ型埋め込み型拡散層 １１２ Ｎ型ウェル １１３ Ｐ型ウェル １１４、 ３１４、４１４ 入力抵抗 １１５、 ３１５、４１５ 入出力端子 １１６、 ４１６ コンタクト ３１７ 保護ダイオード ３１８ 保護バイポーラトランジスタ ３１９ 保護用ＮＭＯＳＦＥＴ
Claims (4)
- 【請求項１】 第１導電型半導体基板上に、第２導電型
埋め込み拡散層と、該埋め込み拡散層上部に底部が接し
且つ環状に形成された第２導電型ウェルと、該第２導電
型ウェルの内側に孤立した第１導電型ウェルを有し、該
第１導電型ウェル上に、入力抵抗を介して金属端子に接
続された第１の第２導電型拡散層をドレインとし、第１
の基準電位に接続された第２の第２導電型拡散層をソー
スとし、そのゲート電極が第１の基準電位に接続された
ＭＯＳＦＥＴを有し、前記第２の第２導電型拡散層をエ
ミッタとし、これと対向して形成され前記金属端子に接
続された第３の第２導電型拡散層をコレクタとし、前記
第１導電型孤立ウェルをベースとするバイポーラトラン
ジスタを有し、保護されるべき内部回路が、前記ドレイ
ンに接続されていることを特徴とする半導体装置。 - 【請求項２】 前記第１導電型ウェル上に、前記第１、
第２及び第３の第２導電型拡散層をとり囲む第１導電型
拡散層を有し、その一部と第３の第２導電型拡散層とが
所定の間隔で対向し、その対向部でダイオードを形成す
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第２導電型ウェルが第２の基準電位
に接続されてることを特徴とする請求項１又は２記載の
半導体装置。 - 【請求項４】 前記第１導電型拡散層が第１の基準電位
に接続されていることを特徴とする請求項２記載の半導
体装置。
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|---|---|---|---|
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| JP2010182727A (ja) * | 2009-02-03 | 2010-08-19 | Renesas Electronics Corp | 半導体装置 |
| JP2012104008A (ja) * | 2010-11-12 | 2012-05-31 | Nomura Research Institute Ltd | データセンター |
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| US6188247B1 (en) | 1999-01-29 | 2001-02-13 | International Business Machines Corporation | Method and apparatus for elimination of parasitic bipolar action in logic circuits for history removal under stack contention including complementary oxide semiconductor (CMOS) silicon on insulator (SOI) elements |
| US6278157B1 (en) | 1999-01-29 | 2001-08-21 | International Business Machines Corporation | Method and apparatus for elimination of parasitic bipolar action in logic circuits including complementary oxide semiconductor (CMOS) silicon on insulator (SOI) elements |
| US6365934B1 (en) | 1999-01-29 | 2002-04-02 | International Business Machines Corporation | Method and apparatus for elimination of parasitic bipolar action in complementary oxide semiconductor (CMOS) silicon on insulator (SOI) circuits |
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- 1996-07-25 JP JP19618996A patent/JP3161508B2/ja not_active Expired - Fee Related
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1997
- 1997-07-22 US US08/898,344 patent/US5932914A/en not_active Expired - Lifetime
- 1997-07-23 TW TW086110484A patent/TW388118B/zh not_active IP Right Cessation
- 1997-07-25 KR KR1019970034963A patent/KR100236138B1/ko not_active IP Right Cessation
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