JPH08274184A - 半導体集積回路の保護回路装置 - Google Patents
半導体集積回路の保護回路装置Info
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- JPH08274184A JPH08274184A JP7075740A JP7574095A JPH08274184A JP H08274184 A JPH08274184 A JP H08274184A JP 7075740 A JP7075740 A JP 7075740A JP 7574095 A JP7574095 A JP 7574095A JP H08274184 A JPH08274184 A JP H08274184A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【目的】 ＥＳＤ耐量の向上を図る。
【構成】 （ａ）、（ｂ）のように入力端子に接続され
たｎ領域５３がベース（Ｂ）、入力電圧の極性によりｐ
領域５４がエミッタ（Ｅ）、コレクタ（Ｃ）の一方、ｐ
領域５５が他方になり順方向バイアスされるトランジス
タを形成する。入力−ＧＮＤ間へのサージ印加時、その
バイポーラ動作電流でサージが吸収される。入力−Ｖcc
間へのサージ印加時には、その極性によらず両領域から
の空乏層によるパンチスルーでサージは吸収される。ま
た、（ｃ）、（ｄ）のようにｎ領域６２をＢ、ｐ領域６
３，６４をＥ、Ｃとする素子、ｐ基板６１をＢ、ｎ領域
６６，６７をＥ、Ｃとする素子の２個のトランジスタを
有し、Ｖcc−ＧＮＤ間のサージ極性が何れでもバイポー
ラ動作電流でサージを吸収可能となる。 【効果】 バイポーラ、パンチスルーでサージが吸収さ
れるため、ＥＳＤ耐量の向上が図れる。
たｎ領域５３がベース（Ｂ）、入力電圧の極性によりｐ
領域５４がエミッタ（Ｅ）、コレクタ（Ｃ）の一方、ｐ
領域５５が他方になり順方向バイアスされるトランジス
タを形成する。入力−ＧＮＤ間へのサージ印加時、その
バイポーラ動作電流でサージが吸収される。入力−Ｖcc
間へのサージ印加時には、その極性によらず両領域から
の空乏層によるパンチスルーでサージは吸収される。ま
た、（ｃ）、（ｄ）のようにｎ領域６２をＢ、ｐ領域６
３，６４をＥ、Ｃとする素子、ｐ基板６１をＢ、ｎ領域
６６，６７をＥ、Ｃとする素子の２個のトランジスタを
有し、Ｖcc−ＧＮＤ間のサージ極性が何れでもバイポー
ラ動作電流でサージを吸収可能となる。 【効果】 バイポーラ、パンチスルーでサージが吸収さ
れるため、ＥＳＤ耐量の向上が図れる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路のＥＳＤ
(Electro Static Discharge:静電気）破壊に対する保護
回路に関するもので、入力においてその入力の電圧レベ
ル変換機能（高電圧から低電圧への変換）を有する場合
に、入力端子−電源間に適用することにより、集積回路
素子のＥＳＤに対する信頼性を向上させたい場合に使用
されるものである。
(Electro Static Discharge:静電気）破壊に対する保護
回路に関するもので、入力においてその入力の電圧レベ
ル変換機能（高電圧から低電圧への変換）を有する場合
に、入力端子−電源間に適用することにより、集積回路
素子のＥＳＤに対する信頼性を向上させたい場合に使用
されるものである。
【０００２】
【従来の技術】人体や機械のＥＳＤは半導体集積回路に
とって大敵である。ＥＳＤはサージとなって外部よりそ
の内部に侵入し悪影響を与える。最悪の場合、内部回路
は回復不能な状態に破壊される。そのため、半導体集積
回路に対しては耐ＥＳＤ性能についての規格も設けら
れ、製品のテストにおいてその規格がクリアされるか否
か必ずチェックされることとなっている。換言すれば、
この耐ＥＳＤ性能は製品の信頼性を大きく左右すること
となるのである。
とって大敵である。ＥＳＤはサージとなって外部よりそ
の内部に侵入し悪影響を与える。最悪の場合、内部回路
は回復不能な状態に破壊される。そのため、半導体集積
回路に対しては耐ＥＳＤ性能についての規格も設けら
れ、製品のテストにおいてその規格がクリアされるか否
か必ずチェックされることとなっている。換言すれば、
この耐ＥＳＤ性能は製品の信頼性を大きく左右すること
となるのである。
【０００３】ところで、半導体集積回路装置には、かか
るＥＳＤ対策としてサージ侵入経路となる入力端子ある
いは電源端子に保護回路を付けたものがある。図６はこ
の従来の保護回路の構成を示すものである。同図（ａ）
に示すものは入力端子に付加されたもので、入力端子に
ｎＭＯＳトランジスタ７１，７２が２個接続され、一方
のＭＯＳトランジスタ７１は入力端子の電圧レベルが電
源電圧を越える場合において逆バイアスが印加されるよ
うにＶcc端子にダイオード接続され、入力端子からＶcc
端子への電流経路が無いような電圧レベル変換（電源電
圧レベルを越える入力信号電圧レベルを電源電圧レベル
までに抑制するレベル変換）を実現し、かつ入力保護回
路７は入力に印加されるＥＳＤサージ電圧からの入力回
路９の後述する保護動作を担うものとなっている。抵抗
８は、急峻なＥＳＤの電源レベルを緩和し、入力回路９
を構成するＭＯＳトランジスタの薄いゲート酸化膜の破
壊を防ぐための一手段となっている。
るＥＳＤ対策としてサージ侵入経路となる入力端子ある
いは電源端子に保護回路を付けたものがある。図６はこ
の従来の保護回路の構成を示すものである。同図（ａ）
に示すものは入力端子に付加されたもので、入力端子に
ｎＭＯＳトランジスタ７１，７２が２個接続され、一方
のＭＯＳトランジスタ７１は入力端子の電圧レベルが電
源電圧を越える場合において逆バイアスが印加されるよ
うにＶcc端子にダイオード接続され、入力端子からＶcc
端子への電流経路が無いような電圧レベル変換（電源電
圧レベルを越える入力信号電圧レベルを電源電圧レベル
までに抑制するレベル変換）を実現し、かつ入力保護回
路７は入力に印加されるＥＳＤサージ電圧からの入力回
路９の後述する保護動作を担うものとなっている。抵抗
８は、急峻なＥＳＤの電源レベルを緩和し、入力回路９
を構成するＭＯＳトランジスタの薄いゲート酸化膜の破
壊を防ぐための一手段となっている。
【０００４】図７は保護回路７のデバイス構成を示すも
ので、同図において、ｐ型基板１１１には２個のＭＯＳ
トランジスタが形成されており、一方はソース、ドレイ
ンとなるｎ型不純物拡散領域１１２，１１３とゲート電
極１１４とを有している。ｎ型不純物拡散領域１１２は
Ｖcc端子に接続され、ｎ型不純物拡散領域１１３は入力
端子に接続され、ゲート電極１１４はＧＮＤ端子に接続
されている。他方のＭＯＳトランジスタはソース、ドレ
インとなるｎ型不純物拡散領域１１５，１１６とゲート
電極１１７とを有している。ｎ型不純物拡散領域１１５
は入力端子に接続され、ｎ型不純物拡散領域１１６はＧ
ＮＤ端子に接続され、ゲート電極１１７はＧＮＤ端子に
接続されている。
ので、同図において、ｐ型基板１１１には２個のＭＯＳ
トランジスタが形成されており、一方はソース、ドレイ
ンとなるｎ型不純物拡散領域１１２，１１３とゲート電
極１１４とを有している。ｎ型不純物拡散領域１１２は
Ｖcc端子に接続され、ｎ型不純物拡散領域１１３は入力
端子に接続され、ゲート電極１１４はＧＮＤ端子に接続
されている。他方のＭＯＳトランジスタはソース、ドレ
インとなるｎ型不純物拡散領域１１５，１１６とゲート
電極１１７とを有している。ｎ型不純物拡散領域１１５
は入力端子に接続され、ｎ型不純物拡散領域１１６はＧ
ＮＤ端子に接続され、ゲート電極１１７はＧＮＤ端子に
接続されている。
【０００５】このように構成された入力保護回路のＥＳ
Ｄ吸収原理について上記チェック時のＥＳＤ印加方式に
合わせて説明する。その印加方式は次の４種類が一般的
である。すなわち、 方式−１：ＧＮＤ端子を接地電位に接続し、（−）電圧
を入力端子に印加； 方式−２：ＧＮＤ端子を接地電位に接続し、（＋）電圧
を入力端子に印加； 方式−３：Ｖcc端子を接地電位に接続し、（−）電圧を
入力端子に印加； 方式−４：Ｖcc端子を接地電位を接続し、（＋）電圧を
入力端子に印加； というものである。
Ｄ吸収原理について上記チェック時のＥＳＤ印加方式に
合わせて説明する。その印加方式は次の４種類が一般的
である。すなわち、 方式−１：ＧＮＤ端子を接地電位に接続し、（−）電圧
を入力端子に印加； 方式−２：ＧＮＤ端子を接地電位に接続し、（＋）電圧
を入力端子に印加； 方式−３：Ｖcc端子を接地電位に接続し、（−）電圧を
入力端子に印加； 方式−４：Ｖcc端子を接地電位を接続し、（＋）電圧を
入力端子に印加； というものである。
【０００６】そして、方式−１では、図７（ａ）に示す
ように、ｐ型基板１１１をベース、ｎ型不純物拡散領域
１１５をエミッタ、ｎ型不純物拡散領域１１６をコレク
タとするｎｐｎ型トランジスタがバイポーラ動作する。
それにより、当該サージは破線で示すような電流となっ
て吸収されることとなる。
ように、ｐ型基板１１１をベース、ｎ型不純物拡散領域
１１５をエミッタ、ｎ型不純物拡散領域１１６をコレク
タとするｎｐｎ型トランジスタがバイポーラ動作する。
それにより、当該サージは破線で示すような電流となっ
て吸収されることとなる。
【０００７】方式−２では、図７（ｂ）に示すように、
ｐ型基板１１１をベース、ｎ型不純物拡散領域１１５を
エミッタ、ｎ型不純物拡散領域１１６をコレクタとする
ｎｐｎ型トランジスタのエミッタ−ベース間がブレーク
ダウンする。サージは破線で示すようなこのブレークダ
ウン電流として吸収される。
ｐ型基板１１１をベース、ｎ型不純物拡散領域１１５を
エミッタ、ｎ型不純物拡散領域１１６をコレクタとする
ｎｐｎ型トランジスタのエミッタ−ベース間がブレーク
ダウンする。サージは破線で示すようなこのブレークダ
ウン電流として吸収される。
【０００８】方式−３では、図７（ｃ）に示すように、
ｐ型基板１１１及びｎ型不純物拡散領域１１２，１１３
によって形成されるｎｐｎ型トランジスタのベースとな
るｐ型基板１１１がオープンのため、−サージによって
生じた電界でｎ型不純物拡散領域１１２，１１３間が後
者からの空乏層によるパンチスルーを起こし、破線で示
すような電流として吸収される。
ｐ型基板１１１及びｎ型不純物拡散領域１１２，１１３
によって形成されるｎｐｎ型トランジスタのベースとな
るｐ型基板１１１がオープンのため、−サージによって
生じた電界でｎ型不純物拡散領域１１２，１１３間が後
者からの空乏層によるパンチスルーを起こし、破線で示
すような電流として吸収される。
【０００９】方式４では、図７（ｄ）に示すように、ｐ
型基板１１１及びｎ型不純物拡散領域１１２，１１３に
よって形成されるｎｐｎ型トランジスタのベースとなる
ｐ型基板１１１がオープンのため、＋サージによって生
じた電界でｎ型不純物拡散領域１１２，１１３間が前者
からの空乏層によるパンチスルーを起こし、破線で示す
ような電流として吸収されることとなる。
型基板１１１及びｎ型不純物拡散領域１１２，１１３に
よって形成されるｎｐｎ型トランジスタのベースとなる
ｐ型基板１１１がオープンのため、＋サージによって生
じた電界でｎ型不純物拡散領域１１２，１１３間が前者
からの空乏層によるパンチスルーを起こし、破線で示す
ような電流として吸収されることとなる。
【００１０】このようなテスト作業は図９に示すテスト
回路を使用し、規格に定められる人体ＥＳＤ及び機械Ｅ
ＳＤのそれぞれに対応する２種のモデル、つまりＭＩＬ
モデル(CL=100pF,RL=1.5K-OHM):Human Body Model 、Ｅ
ＩＡＪモデル(CL=200pF,RL=0-OHM) :Machine Modelに則
して行われる。このテスト回路は切替えスイッチＳＷの
一方の可動点Ａと接地電位との間に直流電源Ｅを接続
し、他方の可動点Ｂと集積回路ＩＣとの間に抵抗Ｒを接
続し、固定点と接地電位との間にコンデンサＣを接続し
たものである。電圧の印加は、まず、スイッチＳＷによ
りコンデンサＣを電源Ｅに接続してこれを充電し、その
後、スイッチＳＷを切替えてコンデンサＣを放電させ、
サージ電圧を集積回路ＩＣの入力ピンに印加する、とい
うものである。
回路を使用し、規格に定められる人体ＥＳＤ及び機械Ｅ
ＳＤのそれぞれに対応する２種のモデル、つまりＭＩＬ
モデル(CL=100pF,RL=1.5K-OHM):Human Body Model 、Ｅ
ＩＡＪモデル(CL=200pF,RL=0-OHM) :Machine Modelに則
して行われる。このテスト回路は切替えスイッチＳＷの
一方の可動点Ａと接地電位との間に直流電源Ｅを接続
し、他方の可動点Ｂと集積回路ＩＣとの間に抵抗Ｒを接
続し、固定点と接地電位との間にコンデンサＣを接続し
たものである。電圧の印加は、まず、スイッチＳＷによ
りコンデンサＣを電源Ｅに接続してこれを充電し、その
後、スイッチＳＷを切替えてコンデンサＣを放電させ、
サージ電圧を集積回路ＩＣの入力ピンに印加する、とい
うものである。
【００１１】そして、ＭＩＬモデルに関するテストの際
には、抵抗Ｒを１．５ｋΩ、コンデンサＣを１００ｐＦ
とし、ＥＩＡＪモデルに関するテストの際には、抵抗Ｒ
を０Ω、コンデンサＣを２００ｐＦとする。各モデルで
テストした結果、ゲート幅が１ミクロン程度のＭＯＳト
ランジスタでのＥＳＤ耐量は、概ね、 ＭＩＬ方式(CL=100pF,RL=1.5K-OHM):Human Body Model ２ｋＶ ＥＩＡＪ方式(CL=200pF,RL=0-OHM) :Machine Model ２００Ｖ となる。
には、抵抗Ｒを１．５ｋΩ、コンデンサＣを１００ｐＦ
とし、ＥＩＡＪモデルに関するテストの際には、抵抗Ｒ
を０Ω、コンデンサＣを２００ｐＦとする。各モデルで
テストした結果、ゲート幅が１ミクロン程度のＭＯＳト
ランジスタでのＥＳＤ耐量は、概ね、 ＭＩＬ方式(CL=100pF,RL=1.5K-OHM):Human Body Model ２ｋＶ ＥＩＡＪ方式(CL=200pF,RL=0-OHM) :Machine Model ２００Ｖ となる。
【００１２】次に、図６（ｂ）に示されたものは電源端
子に付加された保護手段である電源保護回路である。こ
れはＶcc端子−ＧＮＤ端子間にｎ型ＭＯＳトランジスタ
１０が接続され、Ｖcc端子あるいはＧＮＤ端子（電源
間）に印加されるＥＳＤより半導体集積回路内部に形成
されるＭＯＳトランジスタ全てに対して保護する形式を
採っている。そのデバイス構造は図８に示されるような
ものとなり、ｐ型基板１２１の表面部にソース、ドレイ
ンとなるｎ型不純物拡散領域１２２，１２３が形成さ
れ、その間のチャネル形成領域上にゲート電極１２４が
形成されている。基板１２１、ｎ型不純物拡散領域１２
２、ゲート電極１２４はＧＮＤ端子に接続され、ｎ型不
純物拡散領域１２２はＶcc端子に接続されている。
子に付加された保護手段である電源保護回路である。こ
れはＶcc端子−ＧＮＤ端子間にｎ型ＭＯＳトランジスタ
１０が接続され、Ｖcc端子あるいはＧＮＤ端子（電源
間）に印加されるＥＳＤより半導体集積回路内部に形成
されるＭＯＳトランジスタ全てに対して保護する形式を
採っている。そのデバイス構造は図８に示されるような
ものとなり、ｐ型基板１２１の表面部にソース、ドレイ
ンとなるｎ型不純物拡散領域１２２，１２３が形成さ
れ、その間のチャネル形成領域上にゲート電極１２４が
形成されている。基板１２１、ｎ型不純物拡散領域１２
２、ゲート電極１２４はＧＮＤ端子に接続され、ｎ型不
純物拡散領域１２２はＶcc端子に接続されている。
【００１３】このように構成された電源保護回路のＥＳ
Ｄ吸収原理について上記チェック時のＥＳＤ印加方式に
合わせて説明する。その印加方式は前述した方式−１〜
−４により行われる。この場合、各方式は、 方式−１：ＧＮＤ端子を接地電位に接続し、（−）電圧
をＶcc端子に印加； 方式−２：ＧＮＤ端子を接地電位に接続し、（＋）電圧
をＶcc端子に印加； 方式−３：Ｖcc端子を接地電位に接続し、（−）電圧を
ＧＮＤ端子に印加； 方式−４：Ｖcc端子を接地電位を接続し、（＋）電圧を
ＧＮＤ端子に印加； というものとなる。
Ｄ吸収原理について上記チェック時のＥＳＤ印加方式に
合わせて説明する。その印加方式は前述した方式−１〜
−４により行われる。この場合、各方式は、 方式−１：ＧＮＤ端子を接地電位に接続し、（−）電圧
をＶcc端子に印加； 方式−２：ＧＮＤ端子を接地電位に接続し、（＋）電圧
をＶcc端子に印加； 方式−３：Ｖcc端子を接地電位に接続し、（−）電圧を
ＧＮＤ端子に印加； 方式−４：Ｖcc端子を接地電位を接続し、（＋）電圧を
ＧＮＤ端子に印加； というものとなる。
【００１４】そして、方式−１では、図８（ａ）に示す
ように、ｐ型基板１２１をベース、ｎ型不純物拡散領域
１２２をエミッタ、ｎ型不純物拡散領域１２３をコレク
タとするｎｐｎ型トランジスタがバイポーラ動作する。
それにより、当該サージは破線で示すような電流となっ
て吸収されることとなる。
ように、ｐ型基板１２１をベース、ｎ型不純物拡散領域
１２２をエミッタ、ｎ型不純物拡散領域１２３をコレク
タとするｎｐｎ型トランジスタがバイポーラ動作する。
それにより、当該サージは破線で示すような電流となっ
て吸収されることとなる。
【００１５】方式−２では、図８（ｂ）に示すように、
ｐ型基板１２１をベース、ｎ型不純物拡散領域１２２を
エミッタ、ｎ型不純物拡散領域１２３をコレクタとする
ｎｐｎ型トランジスタのエミッタ−ベース間がブレーク
ダウンする。サージは破線で示すようなこのブレークダ
ウン電流として吸収される。
ｐ型基板１２１をベース、ｎ型不純物拡散領域１２２を
エミッタ、ｎ型不純物拡散領域１２３をコレクタとする
ｎｐｎ型トランジスタのエミッタ−ベース間がブレーク
ダウンする。サージは破線で示すようなこのブレークダ
ウン電流として吸収される。
【００１６】方式−３では、図８（ｃ）に示すように、
ｐ型基板１２１をベース、ｎ型不純物拡散領域１２２を
コレクタ、ｎ型不純物拡散領域１２３をエミッタとする
ｎｐｎ型トランジスタがバイポーラ動作する。破線で示
すような電流として吸収される。
ｐ型基板１２１をベース、ｎ型不純物拡散領域１２２を
コレクタ、ｎ型不純物拡散領域１２３をエミッタとする
ｎｐｎ型トランジスタがバイポーラ動作する。破線で示
すような電流として吸収される。
【００１７】方式４では、図８（ｄ）に示すように、ｐ
型基板１２１をベース、ｎ型不純物拡散領域１２２をエ
ミッタ、ｎ型不純物拡散領域１２３をコレクタとするｎ
ｐｎ型トランジスタがバイポーラ動作する。破線で示す
ような電流として吸収されることとなる。
型基板１２１をベース、ｎ型不純物拡散領域１２２をエ
ミッタ、ｎ型不純物拡散領域１２３をコレクタとするｎ
ｐｎ型トランジスタがバイポーラ動作する。破線で示す
ような電流として吸収されることとなる。
【００１８】このようなテストを図９に示すテスト回路
を使用してＭＩＬモデル(CL=100pF,RL=1.5K-OHM):Human
Body Model 、ＥＩＡＪモデル(CL=200pF,RL=0-OHM) :M
achine Modelに則して行うと、ゲート幅が１ミクロン程
度のＭＯＳトランジスタでのＥＳＤ耐量は、概ね、 ＭＩＬ方式(CL=100pF,RL=1.5K-OHM):Human Body Model ２ｋＶ ＥＩＡＪ方式(CL=200pF,RL=0-OHM) :Machine Model ２００Ｖ となる。
を使用してＭＩＬモデル(CL=100pF,RL=1.5K-OHM):Human
Body Model 、ＥＩＡＪモデル(CL=200pF,RL=0-OHM) :M
achine Modelに則して行うと、ゲート幅が１ミクロン程
度のＭＯＳトランジスタでのＥＳＤ耐量は、概ね、 ＭＩＬ方式(CL=100pF,RL=1.5K-OHM):Human Body Model ２ｋＶ ＥＩＡＪ方式(CL=200pF,RL=0-OHM) :Machine Model ２００Ｖ となる。
【００１９】以上のように入力保護回路及び電源保護回
路によってＥＳＤを吸収することができ、製品の信頼性
確保を図ることができる。
路によってＥＳＤを吸収することができ、製品の信頼性
確保を図ることができる。
【００２０】
【発明が解決しようとする課題】しかしながら、上記従
来の保護回路は、ｎ型領域とｐ型領域との間のブレーク
ダウン動作を利用する点で不安が残されている。つま
り、ブレークダウン動作はバイポーラ動作やパンチスル
ー動作よりもサージ電圧印加からの時間遅れが大きく、
最も静電気に対する耐量が低い。ブレークダウン動作に
よる場合、この動作が行われてもその前に内部回路の破
壊が起きてしまうことさえ懸念され、保護回路に対し
て、更なる改善が要求されている。
来の保護回路は、ｎ型領域とｐ型領域との間のブレーク
ダウン動作を利用する点で不安が残されている。つま
り、ブレークダウン動作はバイポーラ動作やパンチスル
ー動作よりもサージ電圧印加からの時間遅れが大きく、
最も静電気に対する耐量が低い。ブレークダウン動作に
よる場合、この動作が行われてもその前に内部回路の破
壊が起きてしまうことさえ懸念され、保護回路に対し
て、更なる改善が要求されている。
【００２１】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは、ＥＳＤ
耐量の向上を図ることができる半導体集積回路装置の保
護回路を提供することにある。
みてなされたもので、その目的とするところは、ＥＳＤ
耐量の向上を図ることができる半導体集積回路装置の保
護回路を提供することにある。
【００２２】具体的には本発明は入力端子にＥＳＤサー
ジ電圧が印加されたときの耐量向上を図ることができる
半導体集積回路装置の保護回路を提供することをも目的
とする。
ジ電圧が印加されたときの耐量向上を図ることができる
半導体集積回路装置の保護回路を提供することをも目的
とする。
【００２３】更に、このとき、入力信号電圧が電源電圧
を越えたときの電圧レベル変換の機能をも保持させるこ
とを目的とする。
を越えたときの電圧レベル変換の機能をも保持させるこ
とを目的とする。
【００２４】また、本発明は電源端子にＥＳＤサージ電
圧が印加されたときの耐量向上を図ることができる半導
体集積回路の保護回路を提供することも目的とする。
圧が印加されたときの耐量向上を図ることができる半導
体集積回路の保護回路を提供することも目的とする。
【００２５】
【課題を解決するための手段】本発明の半導体集積回路
の入力保護回路は、半導体基板内に形成され、入力端子
に接続された第１導電型基底層領域と、該第１導電型の
基底層領域内に形成され、前記入力端子に接続され、第
１の第２導電型埋込み層領域と、前記第１導電型の基底
層領域内に形成され、前記接地端子に接続され、第２の
第２導電型埋込み層領域とを備えていることを特徴とす
る。
の入力保護回路は、半導体基板内に形成され、入力端子
に接続された第１導電型基底層領域と、該第１導電型の
基底層領域内に形成され、前記入力端子に接続され、第
１の第２導電型埋込み層領域と、前記第１導電型の基底
層領域内に形成され、前記接地端子に接続され、第２の
第２導電型埋込み層領域とを備えていることを特徴とす
る。
【００２６】この入力保護回路は更に、半導体基板内に
形成され、接地端子に接続され、第２導電型基底層領域
と、該第２導電型の基底層領域内に形成され、電源端子
に接続され、第１の第１導電型埋込み層領域と、前記第
２導電型の基底層領域内に形成され、入力端子に接続さ
れ、第２の第１導電型埋込み層領域とを備える構成とす
ることができる。
形成され、接地端子に接続され、第２導電型基底層領域
と、該第２導電型の基底層領域内に形成され、電源端子
に接続され、第１の第１導電型埋込み層領域と、前記第
２導電型の基底層領域内に形成され、入力端子に接続さ
れ、第２の第１導電型埋込み層領域とを備える構成とす
ることができる。
【００２７】この入力保護回路は更に、第２導電型基底
層領域内における第１、第２の第１導電型埋込み層領域
間の領域上に形成され、入力端子に接続されたゲート電
極を備える構成とすることができる。
層領域内における第１、第２の第１導電型埋込み層領域
間の領域上に形成され、入力端子に接続されたゲート電
極を備える構成とすることができる。
【００２８】次に、本発明の半導体集積回路の電源保護
回路は、半導体基板内に形成され、入力端子に接続され
た第１導電型基底層領域と、該第１導電型基底層領域内
に形成され、接地端子に接続され、第１の第２導電型埋
込み層領域と、前記第１導電型基底層領域内に形成さ
れ、電源端子に接続され、第２の第２導電型埋込み層領
域と、半導体基板内に形成され、接地端子に接続され、
第２導電型基底層領域と、該第２導電型基底層領域内に
形成され、電源端子に接続され、第１の第１導電型埋込
み層領域と、前記第２導電型基底層領域内に形成され、
接地端子に接続され、第２の第１導電型埋込み層領域と
を備えていることを特徴とする。
回路は、半導体基板内に形成され、入力端子に接続され
た第１導電型基底層領域と、該第１導電型基底層領域内
に形成され、接地端子に接続され、第１の第２導電型埋
込み層領域と、前記第１導電型基底層領域内に形成さ
れ、電源端子に接続され、第２の第２導電型埋込み層領
域と、半導体基板内に形成され、接地端子に接続され、
第２導電型基底層領域と、該第２導電型基底層領域内に
形成され、電源端子に接続され、第１の第１導電型埋込
み層領域と、前記第２導電型基底層領域内に形成され、
接地端子に接続され、第２の第１導電型埋込み層領域と
を備えていることを特徴とする。
【００２９】さらに、この電源保護回路は第１導電型基
底層領域における第１、第２の第２導電型埋込み層領域
間の領域上に形成され、電源端子に接続された第１のゲ
ート電極と、第２導電型基底層領域における第１、第２
の第１導電型埋込み層領域間の領域上に形成され、接地
端子に接続された第２のゲート電極とを備える構成とす
ることができる。
底層領域における第１、第２の第２導電型埋込み層領域
間の領域上に形成され、電源端子に接続された第１のゲ
ート電極と、第２導電型基底層領域における第１、第２
の第１導電型埋込み層領域間の領域上に形成され、接地
端子に接続された第２のゲート電極とを備える構成とす
ることができる。
【００３０】そして、半導体集積回路にとっては、上記
入力保護回路、電源保護回路の両者を備えた構成とする
のが望ましい。
入力保護回路、電源保護回路の両者を備えた構成とする
のが望ましい。
【００３１】
【作用】請求項１記載の本発明によれば、入力端子−接
地端子間に接続された第１導電型基底層領域がベースと
なり、かつその入力端子に印加される電圧の極性によっ
て第１の第２導電型埋込み層領域がエミッタ、コレクタ
のうちいずれか一方になり、同時に第２の第２導電型埋
込み層領域が他方になって順方向バイアスされるバイポ
ーラトランジスタを形成するようになっているので、入
力端子にサージ電圧が印加されると、当該トランジスタ
のバイポーラ動作による順方向電流によってサージは吸
収される。なお、入力端子に印加されるいずれかの極性
でそのバイポーラトランジスタは逆バイアスされ、バイ
ポーラ動作しないように見えるが、基底層領域には埋込
み層領域よりも大きな寄生抵抗が存在するために、サー
ジ電圧による電位の上昇はその埋込み層領域よりもその
基底層領域の方が遅れ、一時的にエミッタ−ベース間が
順方向にバイアスされることとなり、バイポーラ動作が
成立することとなるのである。
地端子間に接続された第１導電型基底層領域がベースと
なり、かつその入力端子に印加される電圧の極性によっ
て第１の第２導電型埋込み層領域がエミッタ、コレクタ
のうちいずれか一方になり、同時に第２の第２導電型埋
込み層領域が他方になって順方向バイアスされるバイポ
ーラトランジスタを形成するようになっているので、入
力端子にサージ電圧が印加されると、当該トランジスタ
のバイポーラ動作による順方向電流によってサージは吸
収される。なお、入力端子に印加されるいずれかの極性
でそのバイポーラトランジスタは逆バイアスされ、バイ
ポーラ動作しないように見えるが、基底層領域には埋込
み層領域よりも大きな寄生抵抗が存在するために、サー
ジ電圧による電位の上昇はその埋込み層領域よりもその
基底層領域の方が遅れ、一時的にエミッタ−ベース間が
順方向にバイアスされることとなり、バイポーラ動作が
成立することとなるのである。
【００３２】また、請求項２、３記載の本発明によれ
ば、接地端子に接続された第２導電型基底層領域をベー
スとし、第１、第２の第１導電型埋込み層領域をエミッ
タ、コレクタとする入力端子に印加された電圧によって
は導通しないバイポーラトランジスタを形成するように
なっているので、電源電圧を越える電圧が入力端子に印
加されても、この入力端子から電源端子へ向かう電流が
流れるのを防止することができ、内部回路保護のための
電圧レベル変換を実現することができる。
ば、接地端子に接続された第２導電型基底層領域をベー
スとし、第１、第２の第１導電型埋込み層領域をエミッ
タ、コレクタとする入力端子に印加された電圧によって
は導通しないバイポーラトランジスタを形成するように
なっているので、電源電圧を越える電圧が入力端子に印
加されても、この入力端子から電源端子へ向かう電流が
流れるのを防止することができ、内部回路保護のための
電圧レベル変換を実現することができる。
【００３３】また、入力端子−電源端子間にサージ電圧
が印加されると、そのサージ電圧の極性によって第１、
第２の第２導電型埋込み層領域間に電位差が生じ、両領
域から空乏層が広がってパンチスルーを発生させるよう
になっているので、そのときに流れる電流によってサー
ジは吸収されることとなる。なお、入力端子に印加され
るサージ電圧の極性によってはサージ吸収時の電流が入
力端子から電源端子へ向かう方向に流れるが、それは瞬
時であり、かつ基底層抵抗によって減衰されるため回路
破壊を招くことはない。
が印加されると、そのサージ電圧の極性によって第１、
第２の第２導電型埋込み層領域間に電位差が生じ、両領
域から空乏層が広がってパンチスルーを発生させるよう
になっているので、そのときに流れる電流によってサー
ジは吸収されることとなる。なお、入力端子に印加され
るサージ電圧の極性によってはサージ吸収時の電流が入
力端子から電源端子へ向かう方向に流れるが、それは瞬
時であり、かつ基底層抵抗によって減衰されるため回路
破壊を招くことはない。
【００３４】請求項４記載の本発明によれば、第１導電
型基底層領域をベース、第１、第２の第２導電型埋込み
層領域をエミッタ、コレクタとする素子と、第２導電型
基底層領域をベース、第１、第２の第１導電型埋込み層
領域をエミッタ、コレクタとする素子の相互に逆導電型
となる２個のバイポーラトランジスタを有し、電源端子
−接地端子間に印加されるサージ電圧の極性が正負いず
れであっても常にトランジスタのバイポーラ動作を確保
することができるので、そのバイポーラ動作時の電流に
よってサージを吸収することができる。
型基底層領域をベース、第１、第２の第２導電型埋込み
層領域をエミッタ、コレクタとする素子と、第２導電型
基底層領域をベース、第１、第２の第１導電型埋込み層
領域をエミッタ、コレクタとする素子の相互に逆導電型
となる２個のバイポーラトランジスタを有し、電源端子
−接地端子間に印加されるサージ電圧の極性が正負いず
れであっても常にトランジスタのバイポーラ動作を確保
することができるので、そのバイポーラ動作時の電流に
よってサージを吸収することができる。
【００３５】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１は本発明に係る保護回路（入力保護
回路の第１実施例（ａ）、同回路の第２実施例（ｂ）、
電源保護回路の第１実施例（ｃ）、同回路の第２実施例
（ｄ））の回路構造を示すものである。まず、図１
（ａ）に符号１として示すものが第１実施例に係る入力
保護回路であり、ｎｐｎトランジスタ１１とｐｎｐトラ
ンジスタ１２とを備えている。トランジスタ１１は入力
信号電圧が電源電圧より大きいときに逆バイアスが印加
されるように入力端子とＶcc端子との間にダイオード接
続されており、入力端子に電源電圧を越える電圧が印加
されたとき、入力端子からＶcc端子に向かって電流が流
れないようにその入力電圧を電源電圧レベルに抑制する
レベル変換機能を果たす。トランジスタ１２は入力信号
が＋電圧のときベースに逆バイアスが印加され、−電圧
のときエミッタ−コレクタ間に逆バイアスが印加される
ように接続され、トランジスタ１１と協働して入力端子
へのＥＳＤサージ電圧から内部回路を保護するようにな
っており、その詳細については後述する。抵抗２は、急
峻なＥＳＤの電源レベルを緩和し、入力回路３を構成す
るＭＯＳトランジスタの薄いゲート酸化膜の破壊を防ぐ
ための一手段となっている。
つつ説明する。図１は本発明に係る保護回路（入力保護
回路の第１実施例（ａ）、同回路の第２実施例（ｂ）、
電源保護回路の第１実施例（ｃ）、同回路の第２実施例
（ｄ））の回路構造を示すものである。まず、図１
（ａ）に符号１として示すものが第１実施例に係る入力
保護回路であり、ｎｐｎトランジスタ１１とｐｎｐトラ
ンジスタ１２とを備えている。トランジスタ１１は入力
信号電圧が電源電圧より大きいときに逆バイアスが印加
されるように入力端子とＶcc端子との間にダイオード接
続されており、入力端子に電源電圧を越える電圧が印加
されたとき、入力端子からＶcc端子に向かって電流が流
れないようにその入力電圧を電源電圧レベルに抑制する
レベル変換機能を果たす。トランジスタ１２は入力信号
が＋電圧のときベースに逆バイアスが印加され、−電圧
のときエミッタ−コレクタ間に逆バイアスが印加される
ように接続され、トランジスタ１１と協働して入力端子
へのＥＳＤサージ電圧から内部回路を保護するようにな
っており、その詳細については後述する。抵抗２は、急
峻なＥＳＤの電源レベルを緩和し、入力回路３を構成す
るＭＯＳトランジスタの薄いゲート酸化膜の破壊を防ぐ
ための一手段となっている。
【００３６】このように構成された入力保護回路のＥＳ
Ｄ吸収原理について従来と同様の、 方式−１：ＧＮＤ端子を接地電位に接続し、（−）電圧
を入力端子に印加； 方式−２：ＧＮＤ端子を接地電位に接続し、（＋）電圧
を入力端子に印加； 方式−３：Ｖcc端子を接地電位に接続し、（−）電圧を
入力端子に印加； 方式−４：Ｖcc端子を接地電位を接続し、（＋）電圧を
入力端子に印加； というＥＳＤ印加方式に合わせ図２を参照しつつ説明す
る。
Ｄ吸収原理について従来と同様の、 方式−１：ＧＮＤ端子を接地電位に接続し、（−）電圧
を入力端子に印加； 方式−２：ＧＮＤ端子を接地電位に接続し、（＋）電圧
を入力端子に印加； 方式−３：Ｖcc端子を接地電位に接続し、（−）電圧を
入力端子に印加； 方式−４：Ｖcc端子を接地電位を接続し、（＋）電圧を
入力端子に印加； というＥＳＤ印加方式に合わせ図２を参照しつつ説明す
る。
【００３７】まず、方式１では、図２（ａ）に示すよう
に、ｎ型不純物拡散領域５３をベース、ｐ型不純物拡散
領域５４をコレクタ、ｐ型不純物拡散領域５５をエミッ
タとするｐｎｐ型トランジスタがバイポーラ動作し、破
線で示すような電流によってサージは吸収されることと
なる。
に、ｎ型不純物拡散領域５３をベース、ｐ型不純物拡散
領域５４をコレクタ、ｐ型不純物拡散領域５５をエミッ
タとするｐｎｐ型トランジスタがバイポーラ動作し、破
線で示すような電流によってサージは吸収されることと
なる。
【００３８】次に、方式２では、図２（ｂ）に示すよう
に、ｎ型ウェル領域５３をベース、ｐ型不純物拡散領域
５４をエミッタ、ｐ型不純物拡散領域５５をコレクタと
するｐｎｐ型トランジスタがバイポーラ動作し、破線で
示すような電流によってサージが吸収されることとな
る。なお、ｐｎｐトランジスタにおいて、ベースに＋電
圧が印加されることは逆バイアスとなるため、バイポー
ラ動作しないように見えるが、ｎ型不純物拡散領域５３
には寄生抵抗が存在するために、サージ電圧による電位
の上昇はｐ型不純物拡散領域５４よりもそのｎ型不純物
拡散領域５３の方が遅れ、一時的にエミッタ−ベース間
が順方向にバイアスされることとなり、バイポーラ動作
が成立することとなるのである。
に、ｎ型ウェル領域５３をベース、ｐ型不純物拡散領域
５４をエミッタ、ｐ型不純物拡散領域５５をコレクタと
するｐｎｐ型トランジスタがバイポーラ動作し、破線で
示すような電流によってサージが吸収されることとな
る。なお、ｐｎｐトランジスタにおいて、ベースに＋電
圧が印加されることは逆バイアスとなるため、バイポー
ラ動作しないように見えるが、ｎ型不純物拡散領域５３
には寄生抵抗が存在するために、サージ電圧による電位
の上昇はｐ型不純物拡散領域５４よりもそのｎ型不純物
拡散領域５３の方が遅れ、一時的にエミッタ−ベース間
が順方向にバイアスされることとなり、バイポーラ動作
が成立することとなるのである。
【００３９】さらに、方式３では、図２（ｃ）に示すよ
うに、ｐ型基板５１、ｎ型不純物拡散領域５２及びｎ型
不純物拡散領域５４によって形成されるｎｐｎ型トラン
ジスタのベースとなるｐ型基板５１がオープンのため、
−サージによって生じた電界でｎ型不純物拡散領域５２
とｎ型不純物拡散領域５４とが前者からの空乏層による
パンチスルーを起こす。これにより、破線で示すような
電流が流れ、サージが吸収されることとなる。
うに、ｐ型基板５１、ｎ型不純物拡散領域５２及びｎ型
不純物拡散領域５４によって形成されるｎｐｎ型トラン
ジスタのベースとなるｐ型基板５１がオープンのため、
−サージによって生じた電界でｎ型不純物拡散領域５２
とｎ型不純物拡散領域５４とが前者からの空乏層による
パンチスルーを起こす。これにより、破線で示すような
電流が流れ、サージが吸収されることとなる。
【００４０】そして、方式４では、図２（ｄ）に示すよ
うに、ｐ型基板５１、ｎ型不純物拡散領域５２及びｎ型
不純物拡散領域５４によって形成されるｎｐｎ型トラン
ジスタのベースとなるｐ型基板５１がオープンのため、
＋サージによって生じた電界でｎ型不純物拡散領域５２
とｎ型不純物拡散領域５４とが後者からの空乏層による
パンチスルーを起こす。それにより、破線で示すような
電流が流れ、サージが吸収されることとなる。
うに、ｐ型基板５１、ｎ型不純物拡散領域５２及びｎ型
不純物拡散領域５４によって形成されるｎｐｎ型トラン
ジスタのベースとなるｐ型基板５１がオープンのため、
＋サージによって生じた電界でｎ型不純物拡散領域５２
とｎ型不純物拡散領域５４とが後者からの空乏層による
パンチスルーを起こす。それにより、破線で示すような
電流が流れ、サージが吸収されることとなる。
【００４１】ここで本実施例の入力保護回路の動作を上
記従来の図７に示す入力保護回路と対比して示すと次の
ようになる。
記従来の図７に示す入力保護回路と対比して示すと次の
ようになる。
【００４２】
【表１】 以上のように、全てのモードにおいて、バイポーラ動作
またはパンチスルー動作が成立し、ブレークダウン動作
抜きの高速動作のみでサージが吸収されることとなる。
またはパンチスルー動作が成立し、ブレークダウン動作
抜きの高速動作のみでサージが吸収されることとなる。
【００４３】次に、図１（ｂ）に示す第２実施例の回路
は、入力端子−Ｖcc端子間のトランジスタをバイポーラ
ではなくＭＯＳトランジスタによって構成したことを特
徴とする。図３はそのデバイス構造を示すもので、ｎ型
不純物拡散領域５２，５６間のチャネル形成領域上にゲ
ート電極５７が形成されている。動作原理は図２（特に
（ｃ）、（ｄ））に示す場合と同様である。このように
入力端子−Ｖcc端子間のトランジスタをＭＯＳトランジ
スタによって構成することにより、ゲート電極パターニ
ング後のｎ型不純物導入というプロセス管理がｎ型不純
物拡散領域５２，５６間の距離のスケーリングを容易に
し、素子間のばらつきを少なくすることができる。
は、入力端子−Ｖcc端子間のトランジスタをバイポーラ
ではなくＭＯＳトランジスタによって構成したことを特
徴とする。図３はそのデバイス構造を示すもので、ｎ型
不純物拡散領域５２，５６間のチャネル形成領域上にゲ
ート電極５７が形成されている。動作原理は図２（特に
（ｃ）、（ｄ））に示す場合と同様である。このように
入力端子−Ｖcc端子間のトランジスタをＭＯＳトランジ
スタによって構成することにより、ゲート電極パターニ
ング後のｎ型不純物導入というプロセス管理がｎ型不純
物拡散領域５２，５６間の距離のスケーリングを容易に
し、素子間のばらつきを少なくすることができる。
【００４４】次に、図１（ｃ）に示されたものは電源端
子に付加された保護手段である電源保護回路である。符
号４で示すものがそれに当たり、この保護回路４は２個
のｎＭＯＳトランジスタ４１，４２が接続され、Ｖcc端
子あるいはＧＮＤ端子（電源間）に印加されるＥＳＤよ
り半導体集積回路内部に形成されるＭＯＳトランジスタ
全てに対して保護する形式を採っている。そのデバイス
構造は図４に示されるようなものとなり、ｐ型基板６１
の表面部にソース、ドレインとなるｎ型不純物拡散領域
６２が形成されている。このｎ型不純物拡散領域６２内
にはソース、ドレインとなるｐ型不純物拡散領域６３，
６４が形成され、その間のチャネル形成領域上にゲート
電極６５が形成されている。ｎ型不純物拡散領域６２、
ｐ型不純物拡散領域６４、ゲート電極６５はＶcc端子に
接続され、ｐ型不純物拡散領域６３はＧＮＤ端子に接続
されている。これにより、それらのｎ型不純物拡散領域
６２、ｐ型不純物拡散領域６３，６４はトランジスタ４
１を形成している。
子に付加された保護手段である電源保護回路である。符
号４で示すものがそれに当たり、この保護回路４は２個
のｎＭＯＳトランジスタ４１，４２が接続され、Ｖcc端
子あるいはＧＮＤ端子（電源間）に印加されるＥＳＤよ
り半導体集積回路内部に形成されるＭＯＳトランジスタ
全てに対して保護する形式を採っている。そのデバイス
構造は図４に示されるようなものとなり、ｐ型基板６１
の表面部にソース、ドレインとなるｎ型不純物拡散領域
６２が形成されている。このｎ型不純物拡散領域６２内
にはソース、ドレインとなるｐ型不純物拡散領域６３，
６４が形成され、その間のチャネル形成領域上にゲート
電極６５が形成されている。ｎ型不純物拡散領域６２、
ｐ型不純物拡散領域６４、ゲート電極６５はＶcc端子に
接続され、ｐ型不純物拡散領域６３はＧＮＤ端子に接続
されている。これにより、それらのｎ型不純物拡散領域
６２、ｐ型不純物拡散領域６３，６４はトランジスタ４
１を形成している。
【００４５】ｐ型基板６１のトランジスタ４１が作り込
まれたｎ型不純物拡散領域６２に隣接してソース、ドレ
インとなるｎ型不純物拡散領域６６，６７が形成され、
その間のチャネル形成領域上にはゲート電極６８が形成
されている。ｎ型不純物拡散領域６６はＶcc端子に接続
され、ｐ型基板６１、ｎ型不純物拡散領域６７及びゲー
ト電極６８はＧＮＤ端子に接続されている。
まれたｎ型不純物拡散領域６２に隣接してソース、ドレ
インとなるｎ型不純物拡散領域６６，６７が形成され、
その間のチャネル形成領域上にはゲート電極６８が形成
されている。ｎ型不純物拡散領域６６はＶcc端子に接続
され、ｐ型基板６１、ｎ型不純物拡散領域６７及びゲー
ト電極６８はＧＮＤ端子に接続されている。
【００４６】このように構成された電源保護回路のＥＳ
Ｄ吸収原理について上記チェック時のＥＳＤ印加方式に
合わせて説明する。その印加方式は前述した方式−１〜
−４により行われる。この場合、各方式は、 方式−１：ＧＮＤ端子を接地電位に接続し、（−）電圧
をＶcc端子に印加； 方式−２：ＧＮＤ端子を接地電位に接続し、（＋）電圧
をＶcc端子に印加； 方式−３：Ｖcc端子を接地電位に接続し、（−）電圧を
ＧＮＤ端子に印加； 方式−４：Ｖcc端子を接地電位を接続し、（＋）電圧を
ＧＮＤ端子に印加； というものとなる。
Ｄ吸収原理について上記チェック時のＥＳＤ印加方式に
合わせて説明する。その印加方式は前述した方式−１〜
−４により行われる。この場合、各方式は、 方式−１：ＧＮＤ端子を接地電位に接続し、（−）電圧
をＶcc端子に印加； 方式−２：ＧＮＤ端子を接地電位に接続し、（＋）電圧
をＶcc端子に印加； 方式−３：Ｖcc端子を接地電位に接続し、（−）電圧を
ＧＮＤ端子に印加； 方式−４：Ｖcc端子を接地電位を接続し、（＋）電圧を
ＧＮＤ端子に印加； というものとなる。
【００４７】そして、方式−１では、図４（ａ）に示す
ように、ｎ型不純物拡散領域６２をベース、ｐ型不純物
拡散領域６３をエミッタ、ｐ型不純物拡散領域６４をコ
レクタとするｐｎｐ型トランジスタと、ｐ型基板６１を
ベース、ｎ型不純物拡散領域６６をエミッタ、ｎ型不純
物拡散領域６７をコレクタとするｎｐｎ型トランジスタ
とがバイポーラ動作する。これにより、破線で示すよう
な電流が流れてサージが吸収される。
ように、ｎ型不純物拡散領域６２をベース、ｐ型不純物
拡散領域６３をエミッタ、ｐ型不純物拡散領域６４をコ
レクタとするｐｎｐ型トランジスタと、ｐ型基板６１を
ベース、ｎ型不純物拡散領域６６をエミッタ、ｎ型不純
物拡散領域６７をコレクタとするｎｐｎ型トランジスタ
とがバイポーラ動作する。これにより、破線で示すよう
な電流が流れてサージが吸収される。
【００４８】また、方式−２では、図４（ｂ）に示すよ
うに、ｐ型基板６１をベース、ｎ型不純物拡散領域６６
をエミッタ、ｎ型不純物拡散領域６７をコレクタとする
ｎｐｎ型トランジスタのエミッタ−ベース間をブレーク
ダウンさせる状態になるが、それよりも早く、ｎ型ウェ
ル領域６２をベース、ｐ型不純物拡散領域６３をコレク
タ、ｐ型不純物拡散領域６４をエミッタとするｐｎｐ型
トランジスタがバイポーラ動作する。このバイポーラ動
作による破線で示すような電流がサージが吸収されるこ
ととなる。
うに、ｐ型基板６１をベース、ｎ型不純物拡散領域６６
をエミッタ、ｎ型不純物拡散領域６７をコレクタとする
ｎｐｎ型トランジスタのエミッタ−ベース間をブレーク
ダウンさせる状態になるが、それよりも早く、ｎ型ウェ
ル領域６２をベース、ｐ型不純物拡散領域６３をコレク
タ、ｐ型不純物拡散領域６４をエミッタとするｐｎｐ型
トランジスタがバイポーラ動作する。このバイポーラ動
作による破線で示すような電流がサージが吸収されるこ
ととなる。
【００４９】さらに、方式−３では、図４（ｃ）に示す
ように、ｎ型ウェル領域６２をベース、ｐ型不純物拡散
領域６３をエミッタ、ｐ型不純物拡散領域６４をコレク
タとするｐｎｐ型トランジスタのエミッタ−ベース間を
ブレークダウンさせる状態になるが、それよりも早く、
ｐ型基板６１をベース、ｎ型不純物拡散領域６６をコレ
クタ、ｎ型不純物拡散領域６７をエミッタとするｎｐｎ
型トランジスタがバイポーラ動作する。よって、この場
合も、バイポーラ動作による破線で示すような電流がサ
ージが吸収されることとなる。
ように、ｎ型ウェル領域６２をベース、ｐ型不純物拡散
領域６３をエミッタ、ｐ型不純物拡散領域６４をコレク
タとするｐｎｐ型トランジスタのエミッタ−ベース間を
ブレークダウンさせる状態になるが、それよりも早く、
ｐ型基板６１をベース、ｎ型不純物拡散領域６６をコレ
クタ、ｎ型不純物拡散領域６７をエミッタとするｎｐｎ
型トランジスタがバイポーラ動作する。よって、この場
合も、バイポーラ動作による破線で示すような電流がサ
ージが吸収されることとなる。
【００５０】最後に、方式−４では、図４（ｄ）に示す
ように、ｎ型ウェル領域６２をベース、ｐ型不純物拡散
領域６３をエミッタ、ｐ型不純物拡散領域６４をコレク
タとするｐｎｐ型トランジスタと、ｐ型基板６１をベー
ス、ｎ型不純物拡散領域６６をエミッタ、ｎ型不純物拡
散領域６７をコレクタとするｎｐｎ型トランジスタとが
バイポーラ動作し、破線で示すような電流によってサー
ジが吸収されることとなる。
ように、ｎ型ウェル領域６２をベース、ｐ型不純物拡散
領域６３をエミッタ、ｐ型不純物拡散領域６４をコレク
タとするｐｎｐ型トランジスタと、ｐ型基板６１をベー
ス、ｎ型不純物拡散領域６６をエミッタ、ｎ型不純物拡
散領域６７をコレクタとするｎｐｎ型トランジスタとが
バイポーラ動作し、破線で示すような電流によってサー
ジが吸収されることとなる。
【００５１】ここで本実施例の電源保護回路の動作を上
記従来の図８に示す電源保護回路と対比して示すと次の
ようになる。
記従来の図８に示す電源保護回路と対比して示すと次の
ようになる。
【００５２】
【表２】 以上のように、全てのモードにおいて、バイポーラ動作
が成立し、ブレークダウン動作抜きの高速動作のみでサ
ージが吸収されることとなる。
が成立し、ブレークダウン動作抜きの高速動作のみでサ
ージが吸収されることとなる。
【００５３】図１（ｄ）に示す第２実施例に係る電源保
護回路４はバイポーラトランジスタによって形成したも
ので、ｎｐｎトランジスタ４１及びｐｎｐトランジスタ
４２を備えており、そのデバイス構造は図５に示すよう
に図４に示すデバイスからゲート電極６５，６８を除去
したものに相当し、動作原理は図４に示すものと同様で
ある。
護回路４はバイポーラトランジスタによって形成したも
ので、ｎｐｎトランジスタ４１及びｐｎｐトランジスタ
４２を備えており、そのデバイス構造は図５に示すよう
に図４に示すデバイスからゲート電極６５，６８を除去
したものに相当し、動作原理は図４に示すものと同様で
ある。
【００５４】
【発明の効果】以上説明したように、請求項１記載の本
発明によれば、入力端子−接地端子間に接続された第１
導電型基底層領域がベースとなり、かつその入力端子に
印加される電圧の極性によって第１の第２導電型埋込み
層領域がエミッタ、コレクタのうちいずれか一方にな
り、同時に第２の第２導電型埋込み層領域が他方になっ
て順方向バイアスされるバイポーラトランジスタを形成
するようになっているので、入力端子にサージ電圧が印
加されると、当該トランジスタのバイポーラ動作による
順方向電流によってサージは吸収される。なお、入力端
子に印加されるいずれかの極性でそのバイポーラトラン
ジスタは逆バイアスされ、バイポーラ動作しないように
見えるが、基底層領域には埋込み層領域よりも大きな寄
生抵抗が存在するために、サージ電圧による電位の上昇
はその埋込み層領域よりもその基底層領域の方が遅れ、
一時的にエミッタ−ベース間が順方向にバイアスされる
こととなり、バイポーラ動作が成立することとなるので
ある。これにより、バイポーラ、パンチスルーによって
のみ入力端子−電源端子（接地端子）間のサージ吸収が
可能となり、ＥＳＤ耐量の向上を図ることができる。
発明によれば、入力端子−接地端子間に接続された第１
導電型基底層領域がベースとなり、かつその入力端子に
印加される電圧の極性によって第１の第２導電型埋込み
層領域がエミッタ、コレクタのうちいずれか一方にな
り、同時に第２の第２導電型埋込み層領域が他方になっ
て順方向バイアスされるバイポーラトランジスタを形成
するようになっているので、入力端子にサージ電圧が印
加されると、当該トランジスタのバイポーラ動作による
順方向電流によってサージは吸収される。なお、入力端
子に印加されるいずれかの極性でそのバイポーラトラン
ジスタは逆バイアスされ、バイポーラ動作しないように
見えるが、基底層領域には埋込み層領域よりも大きな寄
生抵抗が存在するために、サージ電圧による電位の上昇
はその埋込み層領域よりもその基底層領域の方が遅れ、
一時的にエミッタ−ベース間が順方向にバイアスされる
こととなり、バイポーラ動作が成立することとなるので
ある。これにより、バイポーラ、パンチスルーによって
のみ入力端子−電源端子（接地端子）間のサージ吸収が
可能となり、ＥＳＤ耐量の向上を図ることができる。
【００５５】また、請求項２、３記載の本発明によれ
ば、接地端子に接続された第２導電型基底層領域をベー
スとし、第１、第２の第１導電型埋込み層領域をエミッ
タ、コレクタとする入力端子に印加された電圧によって
は導通しないバイポーラトランジスタを形成するように
なっているので、電源電圧を越える電圧が入力端子に印
加されても、この入力端子から電源端子へ向かう電流が
流れるのを防止することができ、内部回路保護のための
電圧レベル変換を実現することができる。
ば、接地端子に接続された第２導電型基底層領域をベー
スとし、第１、第２の第１導電型埋込み層領域をエミッ
タ、コレクタとする入力端子に印加された電圧によって
は導通しないバイポーラトランジスタを形成するように
なっているので、電源電圧を越える電圧が入力端子に印
加されても、この入力端子から電源端子へ向かう電流が
流れるのを防止することができ、内部回路保護のための
電圧レベル変換を実現することができる。
【００５６】また、入力端子−電源端子間にサージ電圧
が印加されると、そのサージ電圧の極性によって第１、
第２の第２導電型埋込み層領域間に電位差が生じ、両領
域から空乏層が広がってパンチスルーを発生させるよう
になっているので、そのときに流れる電流によってサー
ジは吸収されることとなる。なお、入力端子に印加され
るサージ電圧の極性によってはサージ吸収時の電流が入
力端子から電源端子へ向かう方向に流れるが、それは瞬
時であり、かつ基底層抵抗によって減衰されるため回路
破壊を招くことはない。
が印加されると、そのサージ電圧の極性によって第１、
第２の第２導電型埋込み層領域間に電位差が生じ、両領
域から空乏層が広がってパンチスルーを発生させるよう
になっているので、そのときに流れる電流によってサー
ジは吸収されることとなる。なお、入力端子に印加され
るサージ電圧の極性によってはサージ吸収時の電流が入
力端子から電源端子へ向かう方向に流れるが、それは瞬
時であり、かつ基底層抵抗によって減衰されるため回路
破壊を招くことはない。
【００５７】請求項４記載の本発明によれば、第１導電
型基底層領域をベース、第１、第２の第２導電型埋込み
層領域をエミッタ、コレクタとする素子と、第２導電型
基底層領域をベース、第１、第２の第１導電型埋込み層
領域をエミッタ、コレクタとする素子の相互に逆導電型
となる２個のバイポーラトランジスタを有し、電源端子
−接地端子間に印加されるサージ電圧の極性が正負いず
れであっても常にトランジスタのバイポーラ動作を確保
することができるので、そのバイポーラ動作時の電流に
よってサージを吸収することができる。これにより、バ
イポーラによってのみ電源端子−接地端子間のサージ吸
収が可能となり、ＥＳＤ耐量の向上を図ることができ
る。
型基底層領域をベース、第１、第２の第２導電型埋込み
層領域をエミッタ、コレクタとする素子と、第２導電型
基底層領域をベース、第１、第２の第１導電型埋込み層
領域をエミッタ、コレクタとする素子の相互に逆導電型
となる２個のバイポーラトランジスタを有し、電源端子
−接地端子間に印加されるサージ電圧の極性が正負いず
れであっても常にトランジスタのバイポーラ動作を確保
することができるので、そのバイポーラ動作時の電流に
よってサージを吸収することができる。これにより、バ
イポーラによってのみ電源端子−接地端子間のサージ吸
収が可能となり、ＥＳＤ耐量の向上を図ることができ
る。
【図１】本発明に係る入力保護回路及び電源保護回路の
構成を示すもので、（ａ）は入力保護回路の第１実施例
の回路構造を示す回路図、（ｂ）は同回路の第２実施例
の回路構造を示す回路図、（ｃ）は電源保護回路の第１
実施例の回路構造を示す回路図、（ｄ）は同回路の第２
実施例の回路構造を示す回路図。
構成を示すもので、（ａ）は入力保護回路の第１実施例
の回路構造を示す回路図、（ｂ）は同回路の第２実施例
の回路構造を示す回路図、（ｃ）は電源保護回路の第１
実施例の回路構造を示す回路図、（ｄ）は同回路の第２
実施例の回路構造を示す回路図。
【図２】図１（ａ）に示す入力保護回路のデバイス構造
及びサージ吸収動作を示すデバイス断面図。
及びサージ吸収動作を示すデバイス断面図。
【図３】図１（ｂ）に示す入力保護回路のデバイス構造
を示すデバイス断面図。
を示すデバイス断面図。
【図４】図１（ｃ）に示す電源保護回路のデバイス構造
及びサージ吸収動作を示すデバイス断面図。
及びサージ吸収動作を示すデバイス断面図。
【図５】図１（ｄ）に示す電源保護回路のデバイス構造
を示すデバイス断面図。
を示すデバイス断面図。
【図６】従来の入力保護回路及び電源保護回路の構成を
示すもので、（ａ）は入力保護回路の一例の回路構造を
示す回路図、（ｂ）は電源保護回路の一例の回路構造を
示す回路図。
示すもので、（ａ）は入力保護回路の一例の回路構造を
示す回路図、（ｂ）は電源保護回路の一例の回路構造を
示す回路図。
【図７】図６（ａ）に示す入力保護回路のデバイス構造
及びサージ吸収動作を示すデバイス断面図。
及びサージ吸収動作を示すデバイス断面図。
【図８】図６（ｂ）に示す電源保護回路のデバイス構造
及びサージ吸収動作を示すデバイス断面図。
及びサージ吸収動作を示すデバイス断面図。
【図９】半導体集積回路のサージ吸収動作を試験するた
めのテスト回路の回路構造を示す回路図。
めのテスト回路の回路構造を示す回路図。
１ 入力保護回路 １１，１２ トランジスタ ５１ トランジスタ１１を形成するｐ型基板 ５２，５６ 同ｎ型不純物拡散領域 ５７ トランジスタ１１を形成するゲート電極 ５３ トランジスタ１２を形成するｎ型不純物拡散領域 ５４，５５ 同ｐ型不純物拡散領域 ２ 入力抵抗 ３ 入力回路 ４ 電源保護回路 ４１，４２ トランジスタ ６２ トランジスタ４１を形成するｎ型不純物拡散領域 ６３，６４ 同ｐ型不純物拡散領域 ６５ 同ゲート電極 ６１ トランジスタ４２を形成するｐ型不純物拡散領域 ６６，６７ 同ｎ型不純物拡散領域 ６８ 同ゲート電極
Claims (6)
- 【請求項１】半導体基板内に形成され、入力端子に接続
された第１導電型基底層領域と、 該第１導電型の基底層領域内に形成され、前記入力端子
に接続され、第１の第２導電型埋込み層領域と、 前記第１導電型の基底層領域内に形成され、前記接地端
子に接続され、第２の第２導電型埋込み層領域とを備え
ている半導体集積回路の入力保護回路。 - 【請求項２】半導体基板内に形成され、接地端子に接続
され、第２導電型基底層領域と、 該第２導電型の基底層領域内に形成され、電源端子に接
続され、第１の第１導電型埋込み層領域と、 前記第２導電型の基底層領域内に形成され、入力端子に
接続され、第２の第１導電型埋込み層領域とを備えてい
る請求項１記載の半導体集積回路の入力保護回路。 - 【請求項３】第２導電型基底層領域内における第１、第
２の第１導電型埋込み層領域間の領域上に形成され、入
力端子に接続されたゲート電極を備えている請求項２記
載の半導体集積回路の入力保護回路。 - 【請求項４】半導体基板内に形成され、入力端子に接続
された第１導電型基底層領域と、 該第１導電型基底層領域内に形成され、接地端子に接続
され、第１の第２導電型埋込み層領域と、 前記第１導電型基底層領域内に形成され、電源端子に接
続され、第２の第２導電型埋込み層領域と、 半導体基板内に形成され、接地端子に接続され、第２導
電型基底層領域と、 該第２導電型基底層領域内に形成され、電源端子に接続
され、第１の第１導電型埋込み層領域と、 前記第２導電型基底層領域内に形成され、接地端子に接
続され、第２の第１導電型埋込み層領域とを備えている
半導体集積回路の電源保護回路。 - 【請求項５】第１導電型基底層領域における第１、第２
の第２導電型埋込み層領域間の領域上に形成され、電源
端子に接続された第１のゲート電極と、 第２導電型基底層領域における第１、第２の第１導電型
埋込み層領域間の領域上に形成され、接地端子に接続さ
れた第２のゲート電極とを備えている請求項４記載の半
導体集積回路の電源保護回路。 - 【請求項６】請求項１〜３のうちいずれか１項記載の入
力保護回路と請求項４、５のうちいずれか１項記載の電
源保護回路とを備えた半導体集積回路の保護回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075740A JPH08274184A (ja) | 1995-03-31 | 1995-03-31 | 半導体集積回路の保護回路装置 |
| KR1019960009128A KR100231502B1 (ko) | 1995-03-31 | 1996-03-29 | 반도체 집적 회로의 입력 보호 회로 및 전원 보호회로 |
| US08/623,838 US5821797A (en) | 1995-03-31 | 1996-03-29 | Protection circuit for semiconductor devices |
| EP96105235A EP0735640A1 (en) | 1995-03-31 | 1996-04-01 | Protection circuit for semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075740A JPH08274184A (ja) | 1995-03-31 | 1995-03-31 | 半導体集積回路の保護回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274184A true JPH08274184A (ja) | 1996-10-18 |
Family
ID=13584986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075740A Pending JPH08274184A (ja) | 1995-03-31 | 1995-03-31 | 半導体集積回路の保護回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5821797A (ja) |
| EP (1) | EP0735640A1 (ja) |
| JP (1) | JPH08274184A (ja) |
| KR (1) | KR100231502B1 (ja) |
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| US6538290B1 (en) * | 1999-01-28 | 2003-03-25 | Mitsumi Electric Co., Ltd. | Static protection device |
| KR100553015B1 (ko) * | 1997-03-21 | 2007-11-12 | 오끼 덴끼 고오교 가부시끼가이샤 | 반도체장치 |
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|---|---|---|---|---|
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| DE19743230C1 (de) * | 1997-09-30 | 1999-04-15 | Siemens Ag | Integrierte Halbleiterschaltung mit Schutzstruktur zum Schutz vor elektrostatischer Entladung |
| US6347026B1 (en) | 1999-05-26 | 2002-02-12 | Lsi Logic Corporation | Input and power protection circuit implemented in a complementary metal oxide semiconductor process using salicides |
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| EP2963587B1 (en) * | 2014-07-04 | 2017-03-15 | Nxp B.V. | Voltage converter |
| JP6384223B2 (ja) | 2014-09-17 | 2018-09-05 | 株式会社ソシオネクスト | 静電気保護回路および集積回路 |
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| JPS52128081A (en) * | 1976-04-21 | 1977-10-27 | Hitachi Ltd | Protection circuit for c-mos ic |
| JPS6143468A (ja) * | 1984-08-07 | 1986-03-03 | Mitsubishi Electric Corp | 保護回路 |
| JPS62165969A (ja) * | 1986-01-17 | 1987-07-22 | Sanyo Electric Co Ltd | Ｃｍｏｓ半導体装置 |
| JPH0821632B2 (ja) * | 1987-01-10 | 1996-03-04 | 三菱電機株式会社 | 半導体集積回路 |
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1995
- 1995-03-31 JP JP7075740A patent/JPH08274184A/ja active Pending
-
1996
- 1996-03-29 KR KR1019960009128A patent/KR100231502B1/ko not_active IP Right Cessation
- 1996-03-29 US US08/623,838 patent/US5821797A/en not_active Expired - Fee Related
- 1996-04-01 EP EP96105235A patent/EP0735640A1/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100231502B1 (ko) | 1999-11-15 |
| EP0735640A1 (en) | 1996-10-02 |
| US5821797A (en) | 1998-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011204 |