JPH07226486A - 半導体装置の保護回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、入力保護抵抗及び後段に接続され
る入力保護ダイオード等の破壊を防止することを目的と
する。 【構成】 半導体基板１０の主面に入力保護抵抗となる
第１導電型領域１２を絶縁物領域１１で周囲と絶縁分離
して形成し、第１導電型領域１２主面の一端に第１の第
１導電型高濃度領域１４を形成してこれを入力端子７に
接続し、他端には第２の第１導電型高濃度領域１５を形
成し、第１、第２の第１導電型高濃度領域１４，１５の
間における第１導電型領域１２主面にこの第１導電型領
域１２主面を横断するように第２導電型領域１６，１７
を２個以上形成したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サージ耐量の大きい半
導体装置の保護回路に関する。

【０００２】

【従来の技術】従来の半導体装置の保護回路としては、
例えば図１０に示すようなものがある（特開昭５９−２
２８２５１号公報）。同図は半導体装置の保護回路にお
ける入力保護抵抗の断面構造を示しており、Ｎ型基板１
の主面にＰ型ウェル２が形成され、入力保護抵抗１００
は、このＰ型ウェル２により形成されている。Ｐ型ウェ
ル２主面の一端にはＰ⁺ 型領域３が形成され、他端には
Ｐ⁺ 型領域５が形成され、Ｐ型ウェル２主面の中央部に
はＮ⁺ 型領域４が形成されている。またＮ型基板１の主
面にＮ⁺ 型領域６が形成されている。Ｐ⁺ 型領域３は入
力端子７に接続され、Ｐ⁺ 型領域５はプルアップダイオ
ード６０、プルダウンダイオード６１及び被保護半導体
装置としての図示省略の内部回路に接続されている。Ｐ
型ウェル２とＮ⁺ 型領域４からなる接合及びＰ型ウェル
２とＮ型基板１からなる接合において、Ｐ⁺ 型領域３側
にそれぞれ寄生ダイオード１０１と１０３、Ｐ⁺ 型領域
５側にそれぞれ寄生ダイオード１０２と１０４が形成さ
れる。各寄生ダイオード１０１，１０２，１０３，１０
４はプルアップダイオードとして働く。

【０００３】このような構成の入力保護抵抗に過電圧サ
ージ（以下、単にサージと記す）が加わると、次のよう
に作用して内部回路が保護される。（ａ）電源端子８に
対して入力端子７に正のサージが印加された場合は、各
寄生ダイオード１０１，１０２，１０３，１０４が順バ
イアスされ、サージ電流は入力端子７から電源端子８へ
流れる。（ｂ）電源端子８に対して入力端子７に負のサ
ージが印加された場合は、各寄生ダイオード１０１，１
０２，１０３，１０４が逆バイアスされ、やがて降伏に
至り、サージ電流は電源端子８から入力端子７に流れ
る。この際、各寄生ダイオード１０１，１０２，１０
３，１０４による空乏層がＰ型ウェル２の内部に伸び、
やがてピンチオフする。このため入力保護抵抗１００の
値が大きくなり内部回路へのサージ電流の流入が防止さ
れる。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置の保護回路にあっては、以下に述
べるような問題点があった。（ａ）電源端子８に対して
入力端子７に正のサージが印加された場合。Ｐ⁺ 型領域
３からの距離は、寄生ダイオード１０２，１０４の方が
寄生ダイオード１０１，１０３よりも大きく、Ｐ⁺ 型領
域３から寄生ダイオード１０２，１０４へ流れる電流は
抵抗１００を通らなければならないため、抵抗１００が
寄生ダイオード１０２と１０４の寄生抵抗となって大部
分のサージ電流が、Ｐ⁺ 型領域３に対して寄生ダイオー
ド１０２，１０４よりも近い寄生ダイオード１０１，１
０３に集中する。このため、サージによる寄生ダイオー
ド１０１と１０３の破壊が起き易くなる。またＰ型ウェ
ル２の内部に空乏層が伸びないために、入力保護抵抗１
００の値は変化しない。したがって内部回路にサージに
よる過大電流が流れ込むおそれがある。（ｂ）電源端子
８に対して入力端子７に負のサージが印加された場合。
上記（ａ）の場合と同様に、抵抗１００が寄生ダイオー
ド１０２と１０４の寄生抵抗となるために、大部分のサ
ージ電流が寄生ダイオード１０１と１０３に集中する。
そして寄生ダイオード１０１と１０３には、サージ電流
の大きさを制限する抵抗が無いため大きなサージ電流が
流れる。したがってサージにより破壊され易い。

【０００５】以上により、この従来例にあっては、第１
に、サージ電流が保護回路内部の寄生ダイオードに集中
する。よって入力保護抵抗が破壊され易い。第２に、サ
ージの極性によっては入力保護抵抗の値が十分に大きく
ならない。よって内部回路を保護する働きが不十分にな
る。第３に接地端子と入力端子間に印加されたサージに
対する保護作用がない。

【０００６】本発明は、このような従来の問題点に着目
してなされたもので、サージ電流の大きさを制限して入
力保護抵抗及び後段に接続される入力保護ダイオード等
の破壊を防止することができる半導体装置の保護回路を
提供することを目的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、第１に、半導体基板の主面上に入力保護
抵抗となる第１導電型領域を絶縁物領域で周囲と絶縁分
離して形成し、前記第１導電型領域主面の一端に第１の
第１導電型高濃度領域を形成して該第１の第１導電型高
濃度領域を入力端子に接続し、前記第１導電型領域主面
の他端に第２の第１導電型高濃度領域を形成し、前記第
１の第１導電型高濃度領域と第２の第１導電型高濃度領
域の間における前記第１導電型領域主面に当該第１導電
型領域主面を横断するように第２導電型領域を２個以上
形成してなることを要旨とする。

【０００８】第２に、上記第１の構成において、前記第
１導電型領域の底部に第２導電型埋込領域を形成してな
ることを要旨とする。

【０００９】第３に、上記第１又は第２の構成におい
て、前記第２導電型領域の隣り合う２個を抵抗で接続し
てなることを要旨とする。

【００１０】第４に、上記第１又は第２の構成におい
て、前記第２導電型領域の隣り合う２個を抵抗で接続
し、該２個の第２導電型領域の間における前記第１導電
型領域を第２の絶縁物領域で絶縁分離し、前記２個の第
２導電型領域のうちの一方の第２導電型領域と前記第２
の絶縁物領域の間の前記第１導電型領域主面に第１のコ
ンタクト領域を形成し他方の第２導電型領域と前記第２
の絶縁物領域の間の前記第１導電型領域主面に第２のコ
ンタクト領域を形成し、前記第１のコンタクト領域と第
２のコンタクト領域を接続してなることを要旨とする。

【００１１】第５に、前記第１乃至第４の何れかの構成
において、前記第２導電型領域の端部に接して該第２導
電型領域よりも深いトレンチ型絶縁物領域又は低濃度ガ
ードリング領域の何れかを形成してなることを要旨とす
る。

【００１２】第６に、前記第１乃至第５の何れかの構成
において、前記第１の第１導電型高濃度領域及び第２の
第１導電型高濃度領域のそれぞれに最も近い前記第２導
電型領域が前記絶縁物領域に接することなく、当該第１
の第１導電型高濃度領域及び第２の第１導電型高濃度領
域をそれぞれ取り囲むように形成されていることを要旨
とする。

【００１３】第７に、半導体基板の主面上に入力保護抵
抗となる第１導電型領域を絶縁物領域で周囲と絶縁分離
して形成し、前記第１導電型領域の底部に第２導電型埋
込領域を形成し、前記第１導電型領域主面の一端に第１
の第１導電型高濃度領域を形成して該第１の第１導電型
高濃度領域を入力端子に接続し、前記第１導電型領域主
面の他端に第２の第１導電型高濃度領域を形成し、前記
第１の第１導電型高濃度領域と第２の第１導電型高濃度
領域の間における前記第１導電型領域主面に当該第１導
電型領域主面を横断するようにトレンチ型絶縁物領域を
２個以上形成してなることを要旨とする。

【００１４】第８に、前記第１乃至第７の何れかの構成
において、前記第２の第１導電型高濃度領域を被保護内
部回路、保護ダイオード、高電位端子又は低電位端子の
うちの少なくとも１つに接続してなることを要旨とす
る。

【００１５】第９に、半導体基板の主面上に第１導電型
領域を絶縁物領域で周囲と絶縁分離して形成し、前記第
１導電型領域の底部に第２導電型埋込領域を形成し、前
記第１導電型領域主面の一端に第１の第２導電型低濃度
領域を前記第２導電型埋込領域に接するように形成し、
前記第１導電型領域主面の他端に第２の第２導電型低濃
度領域を前記第２導電型埋込領域に接するように形成
し、前記第１の第２導電型低濃度領域主面に第１のコン
タクト領域を形成して該第１のコンタクト領域を入力端
子に接続し、前記第２の第２導電型低濃度領域主面に第
２のコンタクト領域を形成して該第２のコンタクト領域
を被保護内部回路、保護ダイオード、高電位端子又は低
電位端子のうちの少なくとも１つに接続し、前記第１、
第２の第２導電型低濃度領域及び前記第２導電型埋込領
域で入力保護抵抗を形成してなることを要旨とする。

【００１６】第１０に、上記第９の構成において、前記
半導体基板の主面上に前記第１導電型領域を複数個形成
し、当該各第１導電型領域内に形成された複数個の前記
入力保護抵抗は直列に接続し、複数個の前記第１導電型
領域は抵抗で相互に接続してなることを要旨とする。

【００１７】

【作用】上記構成において、第１に、第１導電型領域に
おいて各第２導電型領域の下方に抵抗が形成され、これ
らの抵抗が入力保護抵抗として作用する。また各第２導
電型領域と第１導電型領域とのＰＮ接合により、各第２
導電型領域の角部にそれぞれ寄生ダイオードが形成され
る。入力端子・接地端子間あるいは入力端子・電源端子
間に正極性又は負極性のサージが印加された場合、サー
ジ電流により上記各抵抗に電圧降下が生じ、各第２導電
型領域の角部にそれぞれ形成された寄生ダイオードの何
れか一方が順バイアスされ、何れか他方が逆バイアスさ
れる。そして逆バイアスされた寄生ダイオードのＰＮ接
合の空乏層により抵抗の断面積が小さくなり抵抗値が大
きくなる。これによりサージ電流の大きさが制限され
る。また、第２導電型領域は第１導電型領域主面に複数
個形成されているので、逆バイアスされた寄生ダイオー
ド１個当りの逆バイアス電圧が小さくなって降伏が起り
にくくなる。仮りに逆バイアス状態の何れかの寄生ダイ
オードが降伏してもその前段に位置する抵抗が降伏した
寄生ダイオードの寄生抵抗として作用するので降伏電流
が過大になることがない。さらに第１導電型領域は絶縁
物領域で半導体基板と絶縁分離されているので、入力保
護抵抗領域と半導体基板との間には寄生素子が生じるこ
とがなく、この寄生素子の降伏という現象は全く生じな
い。したがって入力保護抵抗及び後段に接続される入力
保護ダイオード等の破壊が防止される。

【００１８】第２に、第１導電型領域の底部に第２導電
型埋込領域が形成されることにより、第１導電型領域と
第２導電型埋込領域とのＰＮ接合で第２導電型埋込領域
側にも寄生ダイオードが形成される。この寄生ダイオー
ドはＰＮ接合が平面接合であるため降伏電圧は十分高
い。サージ電圧が大きい場合、この第２導電型埋込領域
側の寄生ダイオードと第２導電型領域側の寄生ダイオー
ドとの協働により、入力保護抵抗内部のサージ電流路が
ピンチオフして過大電流の流れることが抑えられ、一層
入力保護抵抗等の破壊が防止される。

【００１９】第３に、複数個形成された第２導電型領域
のうち、隣り合う２個を抵抗で接続することにより、サ
ージ電流の電流方向後段側の第２導電型領域の電位が、
高電位である前段側の第２導電型領域の電位と等しくな
る。この結果、後段側の第２導電型領域部に形成された
寄生ダイオードのうち、逆バイアスとなる寄生ダイオー
ドの個数が増えるとともにその逆バイアスの程度が大き
くなり、より低いサージ電圧で入力保護抵抗内部のサー
ジ電流路がピンチオフして過大電流の流れることが一層
確実に抑えられる。

【００２０】第４に、第２導電型領域の隣り合う２個を
抵抗で接続し、その２個の第２導電型領域の間における
第１導電型領域を第２の絶縁物領域で絶縁分離し、分離
した第１導電型領域をコンタクト領域を通じて接続する
ことにより、上記第３の作用に加えてさらに、第１導電
型領域の底部に第２導電型埋込領域が形成されている場
合に、分離された各第１導電型領域底部の第２導電型埋
込領域部にそれぞれ寄生ダイオードが形成されるととも
に逆バイアス状態となる寄生ダイオードの個数が増え、
入力保護抵抗内部のサージ電流路が一層確実にピンチオ
フして過大電流の流れることが抑えられる。

【００２１】第５に、第２導電型領域の端部に接して該
第２導電型領域よりも深いトレンチ型絶縁物領域又は低
濃度ガードリング領域の何れかを形成することにより、
各第２導電型領域の下部に生じる寄生ダイオードが平面
接合により形成されて降伏電圧が高くなる。これによ
り、サージ印加による入力保護抵抗等の破壊が一層起り
にくくなる。

【００２２】第６に、第１の第１導電型高濃度領域及び
第２の第１導電型高濃度領域のそれぞれに最も近い第２
導電型領域が絶縁物領域に接することなく、その第１の
第１導電型高濃度領域及び第２の第１導電型高濃度領域
をそれぞれ取り囲むように形成されることにより、絶縁
物領域の側面に欠陥が存在しても上記第２導電型領域部
に生じる寄生ダイオードにリーク電流が生じない。した
がって、これらの寄生ダイオードが逆バイアスされたと
き、第１導電型領域内に確実に空乏層が伸びて入力保護
抵抗の値をほぼ設計通りに増大させることが可能とな
る。

【００２３】第７に、第１導電型領域主面上に、第２導
電型領域に代えてトレンチ型絶縁物領域を形成した場合
には、第２導電型埋込領域側に形成された寄生ダイオー
ドの空乏層が第１導電型領域内に伸びて入力保護抵抗の
抵抗値が増大し、サージに対する入力保護抵抗等の保護
作用が生じる。さらに、この場合にはトレンチ型絶縁物
領域側には寄生ダイオードは形成されず、したがってそ
の降伏は起きないので、より一層、サージによる入力保
護抵抗等の破壊は起りにくくなる。

【００２４】第８に、第２の第１導電型高濃度領域は、
被保護内部回路、保護ダイオード、高電位端子又は低電
位端子のうちの少なくとも１つに接続される。高電位端
子又は低電位端子に接続されたときは、入力保護抵抗
は、プルアップ抵抗又はプルダウン抵抗として動作し、
この場合においてもサージに対するプルアップ抵抗、プ
ルダウン抵抗等の破壊が防止される。

【００２５】第９に、第１導電型領域の底部に第２導電
型埋込領域を形成し、第１導電型領域主面の一端に第１
の第２導電型低濃度領域を第２導電型埋込領域に接する
ように形成し、他端には第２の第２導電型低濃度領域を
第２導電型埋込領域に接するように形成し、第１、第２
の第２導電型低濃度領域及び第２導電型埋込領域で入力
保護抵抗を形成することにより、第１導電型領域と第１
の第２導電型低濃度領域とのＰＮ接合及び第１導電型領
域と第２の第２導電型低濃度領域とのＰＮ接合によりそ
れぞれ寄生ダイオードが形成される。サージが印加され
た場合、これらの寄生ダイオードのＰＮ接合の空乏層の
抵抗部分への張り出し、あるいは高電界効果によるキャ
リア移動度の低下により、入力保護抵抗の抵抗値が増大
してサージ電流の大きさが制限される。

【００２６】第１０に、半導体基板主面に第１導電型領
域を複数個形成し、第１、第２の第２導電型低濃度領域
及び第２導電型埋込領域で形成した複数個の上記入力保
護抵抗を直列に接続し、複数個の第１導電型領域は抵抗
で相互に接続することにより、前記第３の場合と同様
に、逆バイアスとなる寄生ダイオードの個数が増えると
ともにその逆バイアスの程度が大きくなり、より低いサ
ージ電圧で入力保護抵抗部分がピンチオフして過大電流
の流れることが一層確実に抑えられる。

【００２７】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１乃至図３は、本発明の第１実施例を示す図で
ある。まず、図１、図２を用いて保護回路の構成を説明
する。半導体基板１０の主面上には、周囲がＳｉＯ₂ か
らなる第１の絶縁物領域１１で絶縁分離されたＰ型領域
１２が設けられている。Ｐ型領域１２主面の一端側には
第１のＰ⁺ 型領域１４が形成され、他端側には第２のＰ
⁺ 型領域１５が形成されている。またＰ型領域１２の底
部にはＮ型埋込領域１３が設けられている。さらに、第
１、第２のＰ⁺ 型領域１４と１５の間におけるＰ型領域
１２の主面には、そのＰ型領域１２の主面を横断するよ
うに２個のＮ型領域１６，１７が形成されている。第１
のＰ⁺ 型領域１４は入力端子７に接続され、第２のＰ⁺
型領域１５は入力保護ダイオードであるプルアップダイ
オード、プルダウンダイオード及び内部回路に接続され
ている。上述のような構成における本実施例の等価回路
を説明する。Ｐ型領域１２内部においてＮ型領域１６の
下部に抵抗２０が形成され、Ｎ型領域１７の下部に抵抗
２１が形成されている。この両抵抗２０と２１が入力保
護抵抗として働く。またＮ型領域１６とＰ型領域１２と
の接合により、第１のＰ⁺ 型領域１４側にダイオード２
２が形成され、第２のＰ⁺ 型領域１５側にダイオード２
３が形成されている。かつＮ型領域１７とＰ型領域１２
との接合により、第１のＰ⁺ 型領域１４側にダイオード
２４が形成され、第２のＰ⁺ 型領域１５側にダイオード
２５が形成されている。さらにＰ型領域１２とＮ型埋込
領域１３との接合により、第１のＰ⁺ 型領域１４の下方
にダイオード２６が形成され、第２のＰ⁺ 型領域１５の
下方にダイオード２７が形成されている。

【００２８】次に、上述のように構成された保護回路の
作用を、図３を用いて説明する。（Ａ）電源端子あるい
は接地端子に対して入力端子７に正のサージが印加され
た場合。サージ電流は、第１のＰ⁺ 型領域１４から抵抗
２０と２１を流れ、第２のＰ⁺ 型領域１５へ至る。ここ
で抵抗２０と２１には、サージ電流により電位差が生じ
る。抵抗２０の部分においては、ダイオード２２側の方
がダイオード２３側よりも電位が高い。このため、ダイ
オード２２が順バイアスされるとともにダイオード２３
が逆バイアスされる。同様に抵抗２１の部分においても
ダイオード２４が順バイアスされるとともにダイオード
２５が逆バイアスされる。またＰ型領域１２とＮ型埋込
領域１３からなる接合においても、抵抗２０と２１での
電圧降下のために、ダイオード２６が順バイアスされ、
ダイオード２７が逆バイアスされる。したがって逆バイ
アスされたダイオード２３のＰＮ接合の空乏層により抵
抗２０部分のＰ型領域１２の断面積が小さくなって抵抗
２０の値が大きくなる。また逆バイアスされたダイオー
ド２５と２７のＰＮ接合の空乏層により抵抗２１部分の
Ｐ型領域１２の断面積が小さくなって抵抗２１の値が大
きくなる。さらにサージ電圧が大きくなると、ダイオー
ド２３，２５，２７の逆バイアスの程度が大きくなり、
ダイオード２５の空乏層とダイオード２７の空乏層が図
３中のＡ点において接触する。即ち、抵抗２１部分がピ
ンチオフする。ここでピンチオフ点であるＡ点の電位を
Ｖ_a 、第１のＰ⁺ 型領域１４の電位をＶ_s 、抵抗２０の
値をＲ₂₀とすると、電流Ｉ_p の大きさは次式で導出され
る。

【００２９】 Ｉ_p ＝｜Ｖ_s −Ｖ_a ｜／Ｒ₂₀ …（１） したがってピンチオフ後に入力保護抵抗を流れる電流の
大きさはこのＩ_p までであるので、入力保護抵抗や保護
ダイオードに過大電流が流れることがなく、サージによ
る半導体装置の破壊を防止することができる。

【００３０】また、本実施例では、次のような作用、効
果が得られる。第１にＰ型領域１２の主面に複数のＮ型
領域１６，１７が設けられているために、Ｎ型領域１個
当りの逆バイアス電圧は小さくなる。したがってダイオ
ード２３又は２５の降伏は起きにくい。また、例えば過
大電圧サージが印加されてダイオード２５の逆バイアス
電圧が大きくなり、降伏に至ってもダイオード２５の降
伏電流はダイオード２４と抵抗２０を流れ、この抵抗２
０がダイオード２５の寄生抵抗として働くので、降伏電
流は過大にならない。ダイオード２３が降伏した場合
も、同様にして過大な降伏電流は流れない。したがって
ダイオード２３又は２５は破壊されない。第２にダイオ
ード２７は平面接合であるため降伏電圧は十分に高く降
伏しない。したがってダイオード２７による空乏層が適
切に形成されて前述したように入力保護抵抗等に過大電
流が流れることがない。さらに、入力保護抵抗は絶縁物
領域１１によって半導体基板１０と絶縁分離されている
ため、入力保護抵抗と半導体基板１０との間に寄生素子
が生じない。したがって従来例のように、寄生素子を通
じて半導体基板部分にサージ電流が流れることがない。
第３に、サージ電流の値は前記（１）式の値にクランプ
されるが、ダイオード２３の空乏層により抵抗２０の値
Ｒ₂₀は一層大きくなるので、サージ電流の大きさはより
一層制限される。

【００３１】（Ｂ）電源端子あるいは接地端子に対して
入力端子７に負のサージが印加された場合。サージ電流
は、第２のＰ⁺ 型領域１５から抵抗２１と２０を経て第
１のＰ⁺ 型領域１４に達する。ここで抵抗２０と２１と
の電圧効果により、ダイオード２２，２４，２６が逆バ
イアスされる。したがって、（Ａ）の場合と同様にして
ダイオード２２と２６の空乏層が接触し、抵抗２０部分
がピンチオフするので、サージ電流の大きさが制限され
る。また（Ａ）の場合の第１、第２、第３の効果と同様
な効果も生じる。

【００３２】以上より本実施例は従来例と比較してサー
ジ印加時に入力抵抗の値を十分に大きくでき、かつサー
ジ電流が寄生ダイオードに集中することがないので、サ
ージ電流の大きさを十分に小さく制限し、サージによる
入力保護抵抗や後段の入力保護ダイオードの破壊を防止
することができる。

【００３３】なお、前述の第１と第３の効果は、Ｐ型領
域１２の主面に形成するＮ型領域の数が多いほど顕著に
なる。またＮ型領域１６，１７の代りにトレンチ型Ｓｉ
Ｏ₂領域を設けた場合も、ダイオード２６又は２７の空
乏層がこのトレンチ型ＳｉＯ₂ 領域に達することにより
抵抗２０又は２１がピンチオフする。従ってサージに対
する保護作用が生じる。しかもこの場合はダイオード２
２，２３，２４，２５の降伏は起らないので、より一層
サージによる破壊が起りにくくなる。

【００３４】図４には、本発明の第２実施例を示す。本
実施例は、上記第１実施例の構成において、さらに両Ｎ
型領域１６，１７間が抵抗２８で接続されている。

【００３５】次に、上述のように構成された本実施例の
作用を説明する。（Ａ）電源端子あるいは接地端子に対
して入力端子７に正のサージが印加された場合。サージ
電流は、第１のＰ⁺ 型領域１４から抵抗２０と２１を経
て第２のＰ⁺ 型領域１５へ流れる。ここで抵抗２０と２
１にはサージ電流により電位差が生じ、抵抗２０の方が
高電位になる。第１実施例と同様にダイオード２２は順
バイアス、ダイオード２３は逆バイアスされる。Ｎ型領
域１６の電位は抵抗２０における第１のＰ⁺ 型領域１４
側の電位とほぼ等しくなっている。ここで抵抗２８によ
り、Ｎ型領域１７の電位は抵抗２１部分よりも高電位で
あるＮ型領域１６の電位と等しくなる。よってダイオー
ド２４と２５はともに逆バイアスされる。また第１実施
例と同様に、ダイオード２６は順バイアス、ダイオード
２７は逆バイアスされる。したがってサージ印加により
ダイオード２４，２５，２７の空乏層が接触して抵抗２
１の部分がピンチオフする。よってサージ電流Ｉ_p の値
は、第１実施例の（１）式に示した値に制限される。

【００３６】さらに、本実施例では、第１実施例の第２
と第３の作用、効果に加えて以下に述べるような作用、
効果がある。第１に、Ｎ型領域１６の高電位がＮ型領域
１７へ伝達されるので、第１実施例と比べてダイオード
２４，２５の逆バイアスの程度を大きくできる。即ち、
より低いサージ電圧で抵抗２１部分がピンチオフするの
で内部回路の保護がより一層確実になる。第２に、過大
なサージ電圧によりダイオード２４及び２５が降伏して
も、その降伏電流は全て抵抗２８を流れる。抵抗２８の
値を大きくすれば、この降伏電流を小さくできるのでダ
イオード２４及び２５の破壊をより一層防ぐことができ
る。これを数値例により、さらに説明する。ダイオード
２４及び２５が破壊される際の、ダイオード２４あるい
は２５を流れる降伏電流の大きさを１００ｍＡと仮定す
る。抵抗２８の値を５ｋΩとすれば、サージ電圧５００
Ｖが印加されてもダイオード２４及び２５は破壊されな
い。抵抗２８の値を１０ｋΩとすれば、サージ電圧１ｋ
Ｖが印加されてもダイオード２４，２５は破壊されな
い。第３に、抵抗２１部分をピンチオフさせる際に、抵
抗２１における電位差を大きくする必要はない。よって
Ｎ型領域１７を長くして抵抗２１の値を大きくしなくて
もよく素子面積を過大にすることがない。第４に、抵抗
２８の値の設計により、抵抗２１がピンチオフする時間
を制御できる。即ち、抵抗２８の値を大きくすれば、抵
抗２１がピンチオフするまでの時間を長くすることがで
きる。このため、周波数が高く、エネルギーの低いサー
ジは、保護抵抗値が低いままバイパスし、一方、周波数
が低く、エネルギーが高いサージに対しては、抵抗値の
高い入力保護抵抗を形成することができる。これを数値
例により、さらに説明する。一般に、周波数が高い（１
ＭＨｚ以上）、あるいは放電時間が短い（数μｓ以下）
サージは、５００Ｖ〜１ｋＶまで高くなる場合が多い。
このため抵抗２０と２１の値を大きくしておくと、入力
端子７のパッド絶縁膜（図示せず）が絶縁破壊するおそ
れが大きい。このため、抵抗２０と２１及び保護ダイオ
ードからなる保護回路のインピーダンスを低くしてサー
ジをバイパスする必要がある。一方、放電時間が長い
（数１０μｓ以上）サージは、電圧が１００〜３００Ｖ
程度である場合が多い。しかし放電時間が長いためサー
ジのエネルギーは大きい（約１Ｊ以上）。このため、抵
抗２０及び２１の値が小さいままであると、抵抗２０，
２１及び保護ダイオードが焼損するおそれがある。よっ
て抵抗２０，２１の値を大きくしてサージによる電流の
大きさを制限する必要がある。ここでＮ型領域１７の面
積を１０００μｍ² 、Ｐ型領域１２の不純物濃度を１×
１０¹⁶cm^-3と仮定すると、Ｎ型領域１７とＰ型領域１２
とがなすＰＮ接合の空乏層容量、即ちダイオード２４及
び２５の空乏層容量は約４００ｐＦとなる。よって抵抗
２８を２５ｋΩとすると、抵抗２１がピンチオフする時
間は、４００（ｐＦ）×２５（ｋΩ）＝１０（μｓ）と
なる。このため、周波数が高いあるいは放電時間が短い
サージが印加された場合は、抵抗２１がピンチオフしな
いため、抵抗２１の値は低いままである。よってサージ
は速かにバイパスされる。また放電時間が長いサージが
印加された場合は、抵抗２１がピンチオフするため、抵
抗２１の値は高くなる。よってサージによる過大電流が
制限され、保護回路は破壊されない。

【００３７】（Ｂ）電源端子あるいは接地端子に対して
入力端子７に負のサージが印加された場合。サージ電流
は、第２のＰ⁺ 型領域１５から抵抗２０と２１を経て第
１のＰ⁺ 型領域１４へ達する。（Ａ）の場合と同様にし
て抵抗２０部分がピンチオフしてサージ電流が制限され
る。また（Ａ）で述べた各作用、効果と同様の作用、効
果も生じる。以上より、本実施例ではサージ電流による
入力保護抵抗及び入力保護ダイオードの破壊をより一層
防止できる。

【００３８】図５には、本発明の第３実施例を示す。本
実施例は、上記第２実施例において、両Ｎ型領域１６，
１７の間のＰ型領域１２とＮ型埋込領域１３がＳｉＯ₂
からなる第２の絶縁物領域３０で分離されている。そし
てＮ型領域１６と第２の絶縁物領域３０の間に第１のＰ
⁺ 型コンタクト領域３１を設けるとともにＮ型領域１７
と第２の絶縁物領域３０の間に第２のＰ⁺ 型コンタクト
領域３２を設け、第１、第２のＰ⁺ 型コンタクト領域３
１と３２が配線で接続されている。

【００３９】次に、上述のように構成された本実施例の
作用を説明する。本実施例は、前記第２実施例の作用、
効果に加えて、次のような作用、効果がある。即ち、Ｐ
型領域１２とＮ型埋込領域１３からなる接合には、４個
のダイオード３３，３４，３５，３６が形成される。そ
して入力端子７に正のサージが印加された場合には、ダ
イオード３４と３６が逆バイアスされる。また入力端子
７に負のサージが印加された場合には、ダイオード３３
と３５が逆バイアスされる。このため第２実施例と比較
してＰ型領域１２とＮ型埋込領域１３からなる接合の降
伏が起りにくくなる。したがってサージによる入力保護
抵抗の破壊が一層起りにくくなる。

【００４０】なお、上述の第１、第２及び第３の実施例
において、Ｎ型埋込領域１３を形成しない場合において
もサージに対する保護効果が生じる。即ち、ダイオード
２２，２３，２４あるいは２５の空乏層がＰ型領域１２
内部へ拡がり、第１の絶縁物領域１１と接触することに
より、抵抗２０あるいは２１がピンチオフする。これに
よりサージ電流の大きさを制限することができる。

【００４１】図６には、本発明の第４実施例を示す。本
実施例は、前記第１実施例の構成において、各Ｎ型領域
１６，１７の端部に接して、それぞれＮ型領域１６，１
７よりも深いＳｉＯ₂ からなるトレンチ型絶縁物領域５
０，５１を設けたものである。トレンチ型絶縁物領域５
０，５１を設けると、ダイオード２２，２３，２４及び
２５は平面接合のみにより構成される。したがって各ダ
イオード２２，２３，２４及び２５は降伏電圧が高くな
り、サージ印加による入力保護抵抗の破壊が一層起りに
くくなる。なお、本実施例は、第２、第３実施例及び第
１、第２、第３実施例においてＮ型埋込領域１３を形成
しない構成に対しても適用できる。

【００４２】図７には、本発明の第５実施例を示す。本
実施例は、前記第１実施例の構成において、各Ｎ型領域
１６，１７の端部に接して、それぞれＮ型領域１６，１
７よりも深く、かつ低不純物濃度のＮ型ガードリング領
域５２，５３を設けたものである。Ｎ型ガードリング領
域５２，５３を設けると、ダイオード２２，２３，２４
及び２５の降伏電圧が高くなり、第４実施例と同様にサ
ージ印加による入力保護抵抗の破壊が一層起りにくくな
る。なお、本実施例は、第２、第３実施例及び第１、第
２、第３実施例においてＮ型埋込領域１３を形成しない
構成に対しても適用できる。

【００４３】図８には、本発明の第６実施例を示す。本
実施例は、前記第１実施例において、Ｎ型領域１６が第
１の絶縁物領域１１に接することなく第１のＰ⁺ 型領域
１４を取り囲むように形成され、同様にＮ型領域１７が
第１の絶縁物領域１１に接することなく第２のＰ⁺ 型領
域１５を取り囲むように形成されている。この構造によ
り第１の絶縁物領域１１の側面、特に側面上部に欠陥が
存在しても、ダイオード２２，２３，２４，２５（図１
等参照）にリーク電流が生じない。したがってダイオー
ド２２，２３，２４，２５が逆バイアスされれば、Ｐ型
領域１２の内部に空乏層が伸びて入力保護抵抗の値を設
計通りに増大させることができる。なお、本実施例は第
２乃至第５実施例及び第１乃至第５実施例においてＮ型
埋込領域１３を形成しない構成に対しても適用できる。

【００４４】なお、第１乃至第６実施例において、入力
保護抵抗は、何れの場合も第２のＰ⁺ 型領域を高電位端
子あるいは低電位端子へ接続すれば、プルアップ抵抗あ
るいはプルダウン抵抗として働く。そして、この場合も
サージに対する同様の効果が生じる。また、各実施例は
何れもＰ型領域１２の主面において、Ｎ型領域あるいは
トレンチ型絶縁物領域が２個形成された場合について説
明した。Ｎ型領域あるいはトレンチ型絶縁物領域を３個
以上形成すれば、Ｐ型領域１２内部のより広い部分にお
いて入力保護抵抗の断面積が小さくなる。このため入力
保護抵抗の値が大きくなり、サージに対する保護効果が
一層高くなる。

【００４５】図９には、本発明の第７実施例を示す。本
実施例では、Ｐ型領域１２主面の一端にＮ型領域４０が
Ｎ型埋込領域１３に接するように設けられ、Ｐ型領域１
２の他端にはＮ型領域４１がＮ型埋込領域１３に接する
ように設けられている。またＮ型領域４０の主面にはＮ
⁺ 型コンタクト領域４２が形成され、Ｎ型領域４１の主
面にはＮ⁺ 型コンタクト領域４３が形成されている。Ｎ
⁺ 型コンタクト領域４２は入力端子７に接続され、Ｎ⁺
型コンタクト領域４３は保護ダイオード及び内部回路に
接続されている。両Ｎ型領域４０と４１の内部にそれぞ
れ抵抗４４と４５が形成され、Ｎ型埋込領域１３内部に
抵抗４８が形成される。これらの抵抗４４，４５，４８
が入力保護抵抗となる。また、Ｐ型領域１２とＮ型領域
４０によりダイオード４６が形成され、Ｐ型領域１２と
Ｎ型領域４１によりダイオード４７が形成される。

【００４６】次に、上述のように構成された本実施例の
作用を説明する。（Ａ）電源端子あるいは接地端子に対
して入力端子７に正のサージが印加された場合。サージ
電流は、Ｎ⁺ 型コンタクト領域４２から抵抗４４，４８
及び４５を流れてＮ⁺ 型コンタクト領域４３へ達する。
ここでＮ型領域４０の電位はＮ型領域４１の電位より高
いので、ダイオード４６は逆バイアスされ、ダイオード
４７は順バイアスされる。よってダイオード４６の空乏
層がＮ型領域４０の内部に伸び、サージ電圧が大きくな
ると、やがて抵抗４４部分がピンチオフする。したがっ
てサージ電流の大きさは、第１実施例と同様に、ピンチ
オフ電圧と抵抗４５と４８で決まる値に制限される。ま
た本実施例では、抵抗４５と４８の内部全体をサージ電
流が一次元的に均一に流れるので、抵抗４５と４８内部
で電流集中を起すことなく、抵抗部分の電子移動度が高
電界効果により減少する現象が顕著になる。よって抵抗
４５と４８の値が増加し、サージ電流の大きさがより一
層小さくなる。

【００４７】（Ｂ）電源端子あるいは接地端子に対して
入力端子７に負のサージが印加された場合。サージ電流
は、Ｎ⁺ 型コンタクト領域４３から抵抗４５，４８及び
４４を経てＮ⁺ 型コンタクト領域４２に達する。この場
合、ダイオード４６が順バイアスされ、ダイオード４７
が逆バイアスされる。よって（Ａ）の場合と同様に、抵
抗４５部分がピンチオフして、サージ電流はピンチオフ
電圧と抵抗４４，４８で決まる値に制限される。そして
抵抗４４と４８の値が高電界効果による電子移動度の低
下により大きくなるので、サージ電流がより一層小さく
なる。

【００４８】以上より、本実施例によれば、入力保護抵
抗及び後段の保護ダイオードに過大なサージ電流が流れ
ないので半導体装置の破壊を防止できる。

【００４９】なお、Ｎ⁺ 型コンタクト領域４３を高電位
端子に接続すれば、抵抗４４，４５，４８はプルアップ
抵抗となる。またＮ⁺ 型コンタクト領域４３を低電位端
子に接続すれば、抵抗４４，４５，４８はプルダウン抵
抗となる。これらの場合においても、サージ印加による
プルアップ抵抗あるいはプルダウン抵抗の破壊を防止で
きる。また、本実施例の入力保護抵抗を複数個直列に接
続し、かつ入力保護抵抗部分のＰ型領域１２主面中央に
Ｐ⁺ 型コンタクト領域を設け、これらのＰ⁺ 型コンタク
ト領域を抵抗で相互に接続すれば、第２実施例の場合と
同様の作用、効果が生じる。

【００５０】以上述べた各実施例において、通常の信号
入力時には印加電圧が低いため入力保護抵抗が形成され
る部分に殆んど空乏層が拡がらない。このため入力保護
抵抗の値が過大にならず内部回路の動作に悪影響を与え
ない。なお以上述べた各実施例において、全ての不純物
領域のＰ型とＮ型を入れ換えても、同様の効果を生じ
る。

【００５１】

【発明の効果】以上説明したように、本発明によれば、
第１に、半導体基板の主面上に入力保護抵抗となる第１
導電型領域を絶縁物領域で周囲と絶縁分離して形成し、
前記第１導電型領域主面の一端に第１の第１導電型高濃
度領域を形成して該第１の第１導電型高濃度領域を入力
端子に接続し、前記第１導電型領域主面の他端に第２の
第１導電型高濃度領域を形成し、前記第１の第１導電型
高濃度領域と第２の第１導電型高濃度領域の間における
前記第１導電型領域主面に当該第１導電型領域主面を横
断するように第２導電型領域を２個以上形成したため、
入力端子・接地端子間あるいは入力端子・電源端子間に
正極性又は負極性のサージが印加された場合、サージ電
流により各第２導電型領域下方の第１導電型領域部分に
形成された各抵抗に電圧降下が生じて各第２導電型領域
と第１導電型領域とのＰＮ接合により各第２導電型領域
の角部にそれぞれ形成された寄生ダイオードの何れか一
方が順バイアスされ、何れか他方が逆バイアスされる。
そして逆バイアスされた寄生ダイオードのＰＮ接合の空
乏層により抵抗部の断面積が小さくなり、入力保護抵抗
の値が増大してサージ電流の大きさを制限することがで
きる。また、第２導電型領域は複数個形成されているの
で、逆バイアスされた寄生ダイオード１個当りの逆バイ
アス電圧が小さくなって降伏が起りにくくなる。さらに
第１導電型領域は絶縁物領域で半導体基板と絶縁分離さ
れているので、入力保護抵抗領域と半導体基板との間に
は寄生素子が生じることがなく、この寄生素子の降伏と
いう現象は生じ得ない。したがって入力保護抵抗及び後
段に接続される入力保護ダイオード等の破壊を防止する
ことができる。

【００５２】第２に、前記第１導電型領域の底部に第２
導電型埋込領域を形成したため、第１導電型領域と第２
導電型埋込領域とのＰＮ接合で第２導電型埋込領域側に
も寄生ダイオードが形成される。この寄生ダイオードは
ＰＮ接合が平面接合のため降伏電圧は十分高い。サージ
電圧が大きい場合、この第２導電型埋込領域側の寄生ダ
イオードと前記第２導電型領域側の寄生ダイオードとの
協働により入力保護抵抗内部のサージ電流路がピンチオ
フし、過大電流の流れることが抑えられて一層入力保護
抵抗等の破壊を防止することができる。

【００５３】第３に、前記第２導電型領域の隣り合う２
個を抵抗で接続したため、サージ電流の電流方向後段側
の第２導電型領域の電位が、高電位である前段側の第２
導電型領域の電位と等しくなり、後段側の第２導電型領
域部に形成された寄生ダイオードのうち逆バイアスとな
る寄生ダイオードの個数が増えるとともにその逆バイア
スの程度が大きくなってより低いサージ電圧で入力保護
抵抗内部のサージ電流路がピンチオフし、過大電流が流
れるのを一層確実に防止することができる。さらに抵抗
の値をある程度大きくすることにより、寄生ダイオード
の降伏電流を小さくして、寄生ダイオードの破壊をより
一層防ぐことができる。

【００５４】第４に、前記第２導電型領域の隣り合う２
個を抵抗で接続し、該２個の第２導電型領域の間におけ
る前記第１導電型領域を第２の絶縁物領域で絶縁分離
し、前記２個の第２導電型領域のうちの一方の第２導電
型領域と前記第２の絶縁物領域の間の前記第１導電型領
域主面に第１のコンタクト領域を形成し、他方の第２導
電型領域と前記第２の絶縁物領域の間の前記第１導電型
領域主面に第２のコンタクト領域を形成し、前記第１の
コンタクト領域と第２のコンタクト領域を接続したた
め、上記第３の効果に加えてさらに、第１導電型領域の
底部に第２導電型埋込領域が形成されている場合に、分
離された各第１導電型領域底部の第２導電型埋込領域部
にそれぞれ寄生ダイオードが形成されるとともに逆バイ
アス状態となる寄生ダイオードの個数が増え、入力保護
抵抗内部のサージ電流路が一層確実にピンチオフして過
大電流が流れるのを抑えることができる。

【００５５】第５に、前記第２導電型領域の端部に接し
て該第２導電型領域よりも深いトレンチ型絶縁物領域又
は低濃度ガードリング領域の何れかを形成したため、各
第２導電型領域の下部に生じる寄生ダイオードが平面接
合で形成されて降伏電圧が高くなり、サージ印加による
入力保護抵抗等の破壊を一層確実に抑えることができ
る。

【００５６】第６に、前記第１の第１導電型高濃度領域
及び第２の第１導電型高濃度領域のそれぞれに最も近い
前記第２導電型領域が前記絶縁物領域に接することな
く、当該第１の第１導電型高濃度領域及び第２の第１導
電型高濃度領域をそれぞれ取り囲むように形成されるこ
とにより、絶縁物領域の側面に欠陥が存在しても第２導
電型領域部に形成される寄生ダイオードにリーク電流が
発生せず、これらの寄生ダイオードが逆バイアスされた
とき、第１導電型領域内に確実に空乏層が伸びて入力保
護抵抗の値をほぼ設計通りに増大させることができる。

【００５７】第７に、半導体基板の主面上に入力保護抵
抗となる第１導電型領域を絶縁物領域で周囲と絶縁分離
して形成し、前記第１導電型領域の底部に第２導電型埋
込領域を形成し、前記第１導電型領域主面の一端に第１
の第１導電型高濃度領域を形成して該第１の第１導電型
高濃度領域を入力端子に接続し、前記第１導電型領域主
面の他端に第２の第１導電型高濃度領域を形成し、前記
第１の第１導電型高濃度領域と第２の第１導電型高濃度
領域の間における前記第１導電型領域主面に当該第１導
電型領域主面を横断するようにトレンチ型絶縁物領域を
２個以上形成したため、第１導電型領域と第２導電型埋
込領域とのＰＮ接合で第２導電型埋込領域側に形成され
た寄生ダイオードの空乏層が第１導電型領域内に伸びて
入力保護抵抗の値が増大し、サージ電流の大きさが制限
されて入力保護抵抗等の破壊を防止することができる。
またトレンチ型絶縁物領域側は寄生ダイオードは形成さ
れず、その降伏という現象は起きないので、より一層サ
ージによる入力保護抵抗等の破壊を防止することができ
る。

【００５８】第８に、前記第２の第１導電型高濃度領域
を被保護内部回路、保護ダイオード、高電位端子又は低
電位端子のうちの少なくとも１つに接続するようにした
ため、高電位端子又は低電位端子に接続されたときは、
入力保護抵抗はプルアップ抵抗又はプルダウン抵抗とし
て動作し、この場合においてもサージに対するプルアッ
プ抵抗、プルダウン抵抗等の破壊を防止することができ
る。

【００５９】第９に、半導体基板の主面上に第１導電型
領域を絶縁物領域で周囲と絶縁分離して形成し、前記第
１導電型領域の底部に第２導電型埋込領域を形成し、前
記第１導電型領域主面の一端に第１の第２導電型低濃度
領域を前記第２導電型埋込領域に接するように形成し、
前記第１導電型領域主面の他端に第２の第２導電型低濃
度領域を前記第２導電型埋込領域に接するように形成
し、前記第１の第２導電型低濃度領域主面に第１のコン
タクト領域を形成して該第１のコンタクト領域を入力端
子に接続し、前記第２の第２導電型低濃度領域主面に第
２のコンタクト領域を形成して該第２のコンタクト領域
を被保護内部回路、保護ダイオード、高電位端子又は低
電位端子のうちの少なくとも１つに接続し、前記第１、
第２の第２導電型低濃度領域及び前記第２導電型埋込領
域で入力保護抵抗を形成したため、第１導電型領域と第
１の第２導電型低濃度領域とのＰＮ接合及び第１導電型
領域と第２の第２導電型低濃度領域とのＰＮ接合により
それぞれ寄生ダイオードが形成され、サージが印加され
た場合、これらの寄生ダイオードのＰＮ接合による抵抗
部分への空乏層の張り出し、あるいは高電界効果による
キャリア移動度の低下により入力保護抵抗の値が増大し
てサージ電流の大きさを制限することができる。

【００６０】第１０に、前記半導体基板の主面上に前記
第１導電型領域を複数個形成し、当該各第１導電型領域
内に形成された複数個の前記入力保護抵抗は直列に接続
し、複数個の前記第１導電型領域は抵抗で相互に接続し
たため、前記第３の効果と同様に、逆バイアスとなる寄
生ダイオードの個数が増えるとともにその逆バイアスの
程度が大きくなり、より低いサージ電圧で入力保護抵抗
部分がピンチオフして過大電流が流れるのを一層確実に
抑えることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の保護回路の第１実施
例を示す縦断面図である。

【図２】図１の平面図である。

【図３】上記第１実施例の作用を説明するための図であ
る。

【図４】本発明の第２実施例を示す縦断面図である。

【図５】本発明の第３実施例を示す縦断面図である。

【図６】本発明の第４実施例を示す縦断面図である。

【図７】本発明の第５実施例を示す縦断面図である。

【図８】本発明の第６実施例を示す縦断面図である。

【図９】本発明の第７実施例を示す縦断面図である。

【図１０】従来の半導体装置の保護回路を示す縦断面図
である。

【符号の説明】

１０ 半導体基板 １１ 第１の絶縁物領域 １２ Ｐ型領域 １３ Ｎ型埋込領域 １４，１５ 第１、第２のＰ⁺ 型領域 １６，１７ Ｎ型領域 ２８ 抵抗 ３０ 第２の絶縁物領域 ３１，３２ 第１、第２のＰ⁺ 型コンタクト領域 ５０，５１ トレンチ型絶縁物領域 ５２，５３ Ｎ型ガードリング領域

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面上に入力保護抵抗とな
   る第１導電型領域を絶縁物領域で周囲と絶縁分離して形
   成し、前記第１導電型領域主面の一端に第１の第１導電
   型高濃度領域を形成して該第１の第１導電型高濃度領域
   を入力端子に接続し、前記第１導電型領域主面の他端に
   第２の第１導電型高濃度領域を形成し、前記第１の第１
   導電型高濃度領域と第２の第１導電型高濃度領域の間に
   おける前記第１導電型領域主面に当該第１導電型領域主
   面を横断するように第２導電型領域を２個以上形成して
   なることを特徴とする半導体装置の保護回路。
2. 【請求項２】 前記第１導電型領域の底部に第２導電型
   埋込領域を形成してなることを特徴とする請求項１記載
   の半導体装置の保護回路。
3. 【請求項３】 前記第２導電型領域の隣り合う２個を抵
   抗で接続してなることを特徴とする請求項１又は２記載
   の半導体装置の保護回路。
4. 【請求項４】 前記第２導電型領域の隣り合う２個を抵
   抗で接続し、該２個の第２導電型領域の間における前記
   第１導電型領域を第２の絶縁物領域で絶縁分離し、前記
   ２個の第２導電型領域のうちの一方の第２導電型領域と
   前記第２の絶縁物領域の間の前記第１導電型領域主面に
   第１のコンタクト領域を形成し他方の第２導電型領域と
   前記第２の絶縁物領域の間の前記第１導電型領域主面に
   第２のコンタクト領域を形成し、前記第１のコンタクト
   領域と第２のコンタクト領域を接続してなることを特徴
   とする請求項１又は２記載の半導体装置の保護回路。
5. 【請求項５】 前記第２導電型領域の端部に接して該第
   ２導電型領域よりも深いトレンチ型絶縁物領域又は低濃
   度ガードリング領域の何れかを形成してなることを特徴
   とする請求項１，２，３又は４記載の半導体装置の保護
   回路。
6. 【請求項６】 前記第１の第１導電型高濃度領域及び第
   ２の第１導電型高濃度領域のそれぞれに最も近い前記第
   ２導電型領域が前記絶縁物領域に接することなく、当該
   第１の第１導電型高濃度領域及び第２の第１導電型高濃
   度領域をそれぞれ取り囲むように形成されていることを
   特徴とする請求項１乃至５の何れかに記載の半導体装置
   の保護回路。
7. 【請求項７】 半導体基板の主面上に入力保護抵抗とな
   る第１導電型領域を絶縁物領域で周囲と絶縁分離して形
   成し、前記第１導電型領域の底部に第２導電型埋込領域
   を形成し、前記第１導電型領域主面の一端に第１の第１
   導電型高濃度領域を形成して該第１の第１導電型高濃度
   領域を入力端子に接続し、前記第１導電型領域主面の他
   端に第２の第１導電型高濃度領域を形成し、前記第１の
   第１導電型高濃度領域と第２の第１導電型高濃度領域の
   間における前記第１導電型領域主面に当該第１導電型領
   域主面を横断するようにトレンチ型絶縁物領域を２個以
   上形成してなることを特徴とする半導体装置の保護回
   路。
8. 【請求項８】 前記第２の第１導電型高濃度領域を被保
   護内部回路、保護ダイオード、高電位端子又は低電位端
   子のうちの少なくとも１つに接続してなることを特徴と
   する請求項１乃至７の何れかに記載の半導体装置の保護
   回路。
9. 【請求項９】 半導体基板の主面上に第１導電型領域を
   絶縁物領域で周囲と絶縁分離して形成し、前記第１導電
   型領域の底部に第２導電型埋込領域を形成し、前記第１
   導電型領域主面の一端に第１の第２導電型低濃度領域を
   前記第２導電型埋込領域に接するように形成し、前記第
   １導電型領域主面の他端に第２の第２導電型低濃度領域
   を前記第２導電型埋込領域に接するように形成し、前記
   第１の第２導電型低濃度領域主面に第１のコンタクト領
   域を形成して該第１のコンタクト領域を入力端子に接続
   し、前記第２の第２導電型低濃度領域主面に第２のコン
   タクト領域を形成して該第２のコンタクト領域を被保護
   内部回路、保護ダイオード、高電位端子又は低電位端子
   のうちの少なくとも１つに接続し、前記第１、第２の第
   ２導電型低濃度領域及び前記第２導電型埋込領域で入力
   保護抵抗を形成してなることを特徴とする半導体装置の
   保護回路。
10. 【請求項１０】 前記半導体基板の主面上に前記第１導
    電型領域を複数個形成し、当該各第１導電型領域内に形
    成された複数個の前記入力保護抵抗は直列に接続し、複
    数個の前記第１導電型領域は抵抗で相互に接続してなる
    ことを特徴とする請求項９記載の半導体装置の保護回
    路。