JP2003110119A - 静電サージ保護用素子 - Google Patents
静電サージ保護用素子Info
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- 239000010410 layer Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000002344 surface layer Substances 0.000 claims abstract description 9
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 9
- 230000001133 acceleration Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 13
- 230000003071 parasitic effect Effects 0.000 description 13
- 230000002457 bidirectional effect Effects 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229940090044 injection Drugs 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8618—Diodes with bulk potential barrier, e.g. Camel diodes, Planar Doped Barrier diodes, Graded bandgap diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 静電サージ保護用素子の容量が大きいと、静
電サージ保護用素子が入力側に接続される半導体装置へ
の入力信号の高速化、高周波化の要求を満たすことがで
きないという問題がある。 【解決手段】 ｎ＋型シリコン基板１１の一主面（表面
側）上にｎ−型層１２がエピタキシャル成長して設けら
れており、他主面（裏面側）にアノード電極１３が電気
的接触して設けられている。ｎ−型層１２の表面層に選
択的にｐ型領域１４が形成され、ｐ型領域１４の表面層
に選択的にｎ＋ 型領域１５が形成されている。そし
て、ｎ＋ 型領域１５の表面にカソード電極１７が電気
的接触して設けられている。
電サージ保護用素子が入力側に接続される半導体装置へ
の入力信号の高速化、高周波化の要求を満たすことがで
きないという問題がある。 【解決手段】 ｎ＋型シリコン基板１１の一主面（表面
側）上にｎ−型層１２がエピタキシャル成長して設けら
れており、他主面（裏面側）にアノード電極１３が電気
的接触して設けられている。ｎ−型層１２の表面層に選
択的にｐ型領域１４が形成され、ｐ型領域１４の表面層
に選択的にｎ＋ 型領域１５が形成されている。そし
て、ｎ＋ 型領域１５の表面にカソード電極１７が電気
的接触して設けられている。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、静電気放電（Elec
trostatic Discharge：以下、ＥＳＤと記す）から半導
体装置を保護する静電サージ保護用素子に関する。 【０００２】 【従来の技術】ＥＳＤは、半導体装置の破壊や損傷を引
き起こし、半導体装置の信頼性を左右する重要な要因で
ある。従来、ＥＳＤから半導体装置を保護するために、
例えば、図３に示すように、半導体装置１の入力側に所
定電圧以上で動作するように設計された定電圧ダイオー
ド（ツェナーダイオード）２を設ける方法が知られてい
る。静電サージ保護用素子として用いられる一般的な定
電圧ダイオードについて、図４を参照して説明する。高
濃度ｎ型であるｎ＋型シリコン基板３の一主面（表面
側）の表面層に不純物としてボロンのイオン注入または
拡散により選択的に、高濃度ｐ型であるｐ＋型ガードリ
ング領域４と、ガードリング領域４に取囲まれてｐ＋型
領域５が形成され、シリコン基板３表面にシリコン酸化
膜６が形成されている。そして、シリコン酸化膜６の開
口からｐ＋型領域５の表面にＡ端子に接続される金属か
らなるアノード電極７が電気的接触して設けられてい
る。また、シリコン基板３の他主面（裏面側）の表面に
Ｋ端子に接続される金属からなるカソード電極８が電気
的接触して設けられている。以上の構成によりアノード
電極７とカソード電極８間にガードリング領域４および
ｐ＋型領域５とｎ＋型シリコン基板３による直列的には
単一のＰＮ接合Ｊ１が形成されている。そしてこのＰＮ
接合Ｊ１は接合面積に比例する寄生容量Ｃ１を有してい
る。 【０００３】 【発明が解決しようとする課題】ところで、半導体装置
への入力信号の高速化、高周波化の要求を満たすには、
定電圧ダイオードの寄生容量Ｃ１を低減する必要がある
が、比例関係にあるＰＮ接合Ｊ１の接合面積を小さくし
て寄生容量Ｃ１を低減しようとすると、接合面積とトレ
ードオフの関係にあるＥＳＤ耐量が下がるという問題が
ある。本発明は、上記問題点に鑑みてなされたもので、
接合面積を小さくせずに寄生容量を低減した静電サージ
保護用素子を提供することにある。 【０００４】 【課題を解決するための手段】本発明の静電サージ保護
用素子は、一主面上に低濃度ｎ型層がエピタキシャル成
長して設けられており、他主面上にアノード電極が電気
的接触して設けられた高濃度ｎ型半導体基板と、低濃度
ｎ型層の表面層に選択的に形成されたｐ型領域と、この
ｐ型領域の表面層に選択的に形成されており、表面上に
カソード電極が電気的接触して設けられた高濃度ｎ型領
域とを具備している。 【０００５】 【発明の実施の形態】以下に、本発明の一実施例の静電
サージ保護用素子としての双方向性ダイオードについ
て、図１を参照して説明する。高濃度ｎ型であるｎ＋型
シリコン基板１１の一主面（表面側）上に低濃度ｎ型で
あるｎ−型層１２がエピタキシャル成長して設けられて
おり、他主面（裏面側）にＡ端子に接続される金属から
なるアノード電極１３が電気的接触して設けられてい
る。ｎ−型層１２の表面層に不純物としてボロンのイオ
ン注入または拡散により選択的に、ｎ−型層１２より高
濃度のｐ型であるｐ型領域１４が形成され、ｐ型領域１
４の表面層に、不純物としてリンまたはヒ素のイオン注
入または拡散により選択的にｎ＋型領域１５が形成さ
れ、これらが形成されたｎ−型層１２の表面にシリコン
酸化膜１６が形成されている。。そして、シリコン酸化
膜１６の開口からｎ＋型領域１５の表面にＫ端子に接続
される金属からなるカソード電極１７が電気的接触して
設けられている。 【０００６】上記構成により、カソード電極１７とアノ
ード電極１３間にｐ型領域１４とｎ ＋型領域１５からな
る逆方向接続のＰＮ接合Ｊ２と、ｐ型領域１４とｎ−型
層１２からなる順方向接続のＰＮ接合Ｊ３との２つのＰ
Ｎ接合Ｊ２、Ｊ３が直列接続された構成となっている。 【０００７】上記構成の双方向性ダイオードの電圧−電
流特性は、図２に示すように、Ａ端子を接地電位として
Ｋ端子側に正電圧を印加した場合を＋方向、負電圧を印
加した場合を−方向で示すと、Ｋ端子側に正電圧を印加
した場合は、ＰＮ接合Ｊ２の降伏電圧より少し高いブレ
ークオーバ電圧ＶＢＯ１（定電圧ダイオードのＶｚに相
当）でブレークダウンが起こり、Ｋ端子側に負電圧を印
加した場合は、ＰＮ接合Ｊ３より少し高い、すなわち、
ブレークオーバ電圧ＶＢＯ１より高いブレークオーバ電
圧ＶＢＯ２でブレークダウンが起こり、その後にトラン
ジスタ効果によりそれぞれの方向での降伏電圧は急激に
減少し、ネガティブレジスタンス波形となる。 【０００８】上記構成により、ＰＮ接合Ｊ２の寄生容量
Ｃ２とＰＮ接合Ｊ３の寄生容量Ｃ３とが直列接続され、
この直列接続されたときの容量Ｃｗは（１）式で表され
る。 Ｃｗ＝Ｃ２×Ｃ３／（Ｃ２＋Ｃ３）…（１） 【０００９】次に、印加電圧＝０Ｖのときの容量につい
て、上述した定電圧ダイオードのＰＮ接合Ｊ１の容量Ｃ
１とで比較する。先ず、ＰＮ接合Ｊ２において、接合面
積がＰＮ接合Ｊ１の接合面積と等しく、ｎ＋型領域１５
のｎ型不純物濃度がｎ＋型シリコン基板３と略等しいと
すると、ＰＮ接合Ｊ２のＰ側であるｐ型領域１４のｐ型
不純物濃度がＰＮ接合Ｊ１のＰ側であるガードリング領
域４およびｐ＋型領域５より低いため、ＰＮ接合Ｊ２の
空乏層の広がりがＰＮ接合Ｊ１より大きく、寄生容量Ｃ
２はＣ１より小さくなる。また、ＥＳＤ耐量を定電圧ダ
イオードより大きくするために、ＰＮ接合Ｊ２の接合面
積をＰＮ接合Ｊ１の接合面積より大きくすると、寄生容
量Ｃ２は、接合面積が等しい場合より大きくなる。上記
の関係を考慮して、例えば、Ｃ２が式（２）になるよう
に設計されるとする。 Ｃ２≒Ｃ１…（２） 【００１０】次に、ＰＮ接合Ｊ３において、接合面積が
ＰＮ接合Ｊ２の接合面積より大きいので、寄生容量Ｃ３
は接合面積がＰＮ接合Ｊ２の接合面積と等しい場合より
大きくなる。しかし、ＰＮ接合Ｊ３のＮ側であるｎ−型
層１２はエピタキシャル成長により形成しているため、
ｎ−型層１２のｎ型不純物濃度は、ＰＮ接合Ｊ２のＮ側
であるｎ＋型領域１５より、例えば、１桁以上低くする
ことができ、従って、ＰＮ接合Ｊ３の空乏層の広がりを
ＰＮ接合Ｊ２より大きくでき、寄生容量Ｃ３を寄生容量
Ｃ２≒Ｃ１の半分以下にすることができる。上記によ
り、例えば、Ｃ３が式（３）になるように設計されると
する。 Ｃ３≒Ｃ１／２…（３） 【００１１】以上より、式（１）に式（２）、（３）を
代入すると、式（４）で表され、定電圧ダイオードに較
べて、約３分の１の容量に低減できる。 Ｃｗ≒Ｃ１×（Ｃ１／２）／（Ｃ１＋Ｃ１／２）＝Ｃ１／３…（４ ） 【００１２】次に、この双方向性ダイオードを、図３に
示す定電圧ダイオード２の替わりに半導体装置１の静電
サージ保護用素子として使用するときの動作について説
明する。 【００１３】先ず、Ａ端子を接地電位としてＫ端子に半
導体装置１の入力信号がブレークオーバ電圧ＶＢＯ１以
下で供給されると、双方向性ダイオードは、ＰＮ接合Ｊ
２に逆方向印加され、ｐ型領域１４側に空乏層が広がる
ため、寄生容量Ｃｗは印加電圧＝０Ｖのときよりさらに
低くなり、ＥＳＤから保護される半導体装置１の入力信
号の高速化、高周波化の要求を満たすことができる。 【００１４】次に、Ａ端子を接地電位としてＫ端子にＥ
ＳＤ電圧が印加されると、双方向性ダイオードは、図２
に示すように、一旦、ブレークオーバ電圧ＶＢＯ１でブ
レークダウンした後、トランジスタ効果によるネガティ
ブレジスタンス波形により降伏電圧が低くなった状態で
ＥＳＤによる電流が流れる。ＰＮ接合におけるＥＳＤ破
壊は一般的に降伏電圧×降伏電流による局所的な熱破壊
により生じる。従って、図２に示すように、双方向性ダ
イオードのブレークオーバ電圧ＶＢＯ１を定電圧ダイオ
ードのＶｚと同じとした場合、双方向性ダイオードはネ
ガティブレジスタンス波形により降伏電圧が低くなった
分、熱破壊に至るまでのＥＳＤ耐量としての降伏電流値
を定電圧ダイオードより大きくでき、双方向性ダイオー
ド内でＥＳＤ電圧を吸収することが可能となるＥＳＤ耐
量を高くできる。 【００１５】 【発明の効果】本発明の静電サージ保護用素子によれ
ば、カソード電極とアノード電極間にｐ型領域と高濃度
ｎ型領域からなる逆方向接続のＰＮ接合Ｊ２と、ｐ型領
域と低濃度ｎ型層からなる順方向接続のＰＮ接合Ｊ３と
の２つのＰＮ接合が直列接続された構成とすることによ
り、それぞれの寄生容量Ｃ２、Ｃ３も直列接続され、そ
の容量の和Ｃｗは、定電圧ダイオードのＰＮ接合Ｊ１の
寄生容量Ｃ１より小さくすることができ、また、この素
子の降伏電圧−電流波形がネガティブレジスタンス波形
となり、定電圧ダイオードよりＥＳＤ耐量が高くなり、
この静電サージ保護用素子を用いることにより、ＥＳＤ
から保護される半導体装置の入力信号の高速化、高周波
化の要求を満たすことができる。
trostatic Discharge：以下、ＥＳＤと記す）から半導
体装置を保護する静電サージ保護用素子に関する。 【０００２】 【従来の技術】ＥＳＤは、半導体装置の破壊や損傷を引
き起こし、半導体装置の信頼性を左右する重要な要因で
ある。従来、ＥＳＤから半導体装置を保護するために、
例えば、図３に示すように、半導体装置１の入力側に所
定電圧以上で動作するように設計された定電圧ダイオー
ド（ツェナーダイオード）２を設ける方法が知られてい
る。静電サージ保護用素子として用いられる一般的な定
電圧ダイオードについて、図４を参照して説明する。高
濃度ｎ型であるｎ＋型シリコン基板３の一主面（表面
側）の表面層に不純物としてボロンのイオン注入または
拡散により選択的に、高濃度ｐ型であるｐ＋型ガードリ
ング領域４と、ガードリング領域４に取囲まれてｐ＋型
領域５が形成され、シリコン基板３表面にシリコン酸化
膜６が形成されている。そして、シリコン酸化膜６の開
口からｐ＋型領域５の表面にＡ端子に接続される金属か
らなるアノード電極７が電気的接触して設けられてい
る。また、シリコン基板３の他主面（裏面側）の表面に
Ｋ端子に接続される金属からなるカソード電極８が電気
的接触して設けられている。以上の構成によりアノード
電極７とカソード電極８間にガードリング領域４および
ｐ＋型領域５とｎ＋型シリコン基板３による直列的には
単一のＰＮ接合Ｊ１が形成されている。そしてこのＰＮ
接合Ｊ１は接合面積に比例する寄生容量Ｃ１を有してい
る。 【０００３】 【発明が解決しようとする課題】ところで、半導体装置
への入力信号の高速化、高周波化の要求を満たすには、
定電圧ダイオードの寄生容量Ｃ１を低減する必要がある
が、比例関係にあるＰＮ接合Ｊ１の接合面積を小さくし
て寄生容量Ｃ１を低減しようとすると、接合面積とトレ
ードオフの関係にあるＥＳＤ耐量が下がるという問題が
ある。本発明は、上記問題点に鑑みてなされたもので、
接合面積を小さくせずに寄生容量を低減した静電サージ
保護用素子を提供することにある。 【０００４】 【課題を解決するための手段】本発明の静電サージ保護
用素子は、一主面上に低濃度ｎ型層がエピタキシャル成
長して設けられており、他主面上にアノード電極が電気
的接触して設けられた高濃度ｎ型半導体基板と、低濃度
ｎ型層の表面層に選択的に形成されたｐ型領域と、この
ｐ型領域の表面層に選択的に形成されており、表面上に
カソード電極が電気的接触して設けられた高濃度ｎ型領
域とを具備している。 【０００５】 【発明の実施の形態】以下に、本発明の一実施例の静電
サージ保護用素子としての双方向性ダイオードについ
て、図１を参照して説明する。高濃度ｎ型であるｎ＋型
シリコン基板１１の一主面（表面側）上に低濃度ｎ型で
あるｎ−型層１２がエピタキシャル成長して設けられて
おり、他主面（裏面側）にＡ端子に接続される金属から
なるアノード電極１３が電気的接触して設けられてい
る。ｎ−型層１２の表面層に不純物としてボロンのイオ
ン注入または拡散により選択的に、ｎ−型層１２より高
濃度のｐ型であるｐ型領域１４が形成され、ｐ型領域１
４の表面層に、不純物としてリンまたはヒ素のイオン注
入または拡散により選択的にｎ＋型領域１５が形成さ
れ、これらが形成されたｎ−型層１２の表面にシリコン
酸化膜１６が形成されている。。そして、シリコン酸化
膜１６の開口からｎ＋型領域１５の表面にＫ端子に接続
される金属からなるカソード電極１７が電気的接触して
設けられている。 【０００６】上記構成により、カソード電極１７とアノ
ード電極１３間にｐ型領域１４とｎ ＋型領域１５からな
る逆方向接続のＰＮ接合Ｊ２と、ｐ型領域１４とｎ−型
層１２からなる順方向接続のＰＮ接合Ｊ３との２つのＰ
Ｎ接合Ｊ２、Ｊ３が直列接続された構成となっている。 【０００７】上記構成の双方向性ダイオードの電圧−電
流特性は、図２に示すように、Ａ端子を接地電位として
Ｋ端子側に正電圧を印加した場合を＋方向、負電圧を印
加した場合を−方向で示すと、Ｋ端子側に正電圧を印加
した場合は、ＰＮ接合Ｊ２の降伏電圧より少し高いブレ
ークオーバ電圧ＶＢＯ１（定電圧ダイオードのＶｚに相
当）でブレークダウンが起こり、Ｋ端子側に負電圧を印
加した場合は、ＰＮ接合Ｊ３より少し高い、すなわち、
ブレークオーバ電圧ＶＢＯ１より高いブレークオーバ電
圧ＶＢＯ２でブレークダウンが起こり、その後にトラン
ジスタ効果によりそれぞれの方向での降伏電圧は急激に
減少し、ネガティブレジスタンス波形となる。 【０００８】上記構成により、ＰＮ接合Ｊ２の寄生容量
Ｃ２とＰＮ接合Ｊ３の寄生容量Ｃ３とが直列接続され、
この直列接続されたときの容量Ｃｗは（１）式で表され
る。 Ｃｗ＝Ｃ２×Ｃ３／（Ｃ２＋Ｃ３）…（１） 【０００９】次に、印加電圧＝０Ｖのときの容量につい
て、上述した定電圧ダイオードのＰＮ接合Ｊ１の容量Ｃ
１とで比較する。先ず、ＰＮ接合Ｊ２において、接合面
積がＰＮ接合Ｊ１の接合面積と等しく、ｎ＋型領域１５
のｎ型不純物濃度がｎ＋型シリコン基板３と略等しいと
すると、ＰＮ接合Ｊ２のＰ側であるｐ型領域１４のｐ型
不純物濃度がＰＮ接合Ｊ１のＰ側であるガードリング領
域４およびｐ＋型領域５より低いため、ＰＮ接合Ｊ２の
空乏層の広がりがＰＮ接合Ｊ１より大きく、寄生容量Ｃ
２はＣ１より小さくなる。また、ＥＳＤ耐量を定電圧ダ
イオードより大きくするために、ＰＮ接合Ｊ２の接合面
積をＰＮ接合Ｊ１の接合面積より大きくすると、寄生容
量Ｃ２は、接合面積が等しい場合より大きくなる。上記
の関係を考慮して、例えば、Ｃ２が式（２）になるよう
に設計されるとする。 Ｃ２≒Ｃ１…（２） 【００１０】次に、ＰＮ接合Ｊ３において、接合面積が
ＰＮ接合Ｊ２の接合面積より大きいので、寄生容量Ｃ３
は接合面積がＰＮ接合Ｊ２の接合面積と等しい場合より
大きくなる。しかし、ＰＮ接合Ｊ３のＮ側であるｎ−型
層１２はエピタキシャル成長により形成しているため、
ｎ−型層１２のｎ型不純物濃度は、ＰＮ接合Ｊ２のＮ側
であるｎ＋型領域１５より、例えば、１桁以上低くする
ことができ、従って、ＰＮ接合Ｊ３の空乏層の広がりを
ＰＮ接合Ｊ２より大きくでき、寄生容量Ｃ３を寄生容量
Ｃ２≒Ｃ１の半分以下にすることができる。上記によ
り、例えば、Ｃ３が式（３）になるように設計されると
する。 Ｃ３≒Ｃ１／２…（３） 【００１１】以上より、式（１）に式（２）、（３）を
代入すると、式（４）で表され、定電圧ダイオードに較
べて、約３分の１の容量に低減できる。 Ｃｗ≒Ｃ１×（Ｃ１／２）／（Ｃ１＋Ｃ１／２）＝Ｃ１／３…（４ ） 【００１２】次に、この双方向性ダイオードを、図３に
示す定電圧ダイオード２の替わりに半導体装置１の静電
サージ保護用素子として使用するときの動作について説
明する。 【００１３】先ず、Ａ端子を接地電位としてＫ端子に半
導体装置１の入力信号がブレークオーバ電圧ＶＢＯ１以
下で供給されると、双方向性ダイオードは、ＰＮ接合Ｊ
２に逆方向印加され、ｐ型領域１４側に空乏層が広がる
ため、寄生容量Ｃｗは印加電圧＝０Ｖのときよりさらに
低くなり、ＥＳＤから保護される半導体装置１の入力信
号の高速化、高周波化の要求を満たすことができる。 【００１４】次に、Ａ端子を接地電位としてＫ端子にＥ
ＳＤ電圧が印加されると、双方向性ダイオードは、図２
に示すように、一旦、ブレークオーバ電圧ＶＢＯ１でブ
レークダウンした後、トランジスタ効果によるネガティ
ブレジスタンス波形により降伏電圧が低くなった状態で
ＥＳＤによる電流が流れる。ＰＮ接合におけるＥＳＤ破
壊は一般的に降伏電圧×降伏電流による局所的な熱破壊
により生じる。従って、図２に示すように、双方向性ダ
イオードのブレークオーバ電圧ＶＢＯ１を定電圧ダイオ
ードのＶｚと同じとした場合、双方向性ダイオードはネ
ガティブレジスタンス波形により降伏電圧が低くなった
分、熱破壊に至るまでのＥＳＤ耐量としての降伏電流値
を定電圧ダイオードより大きくでき、双方向性ダイオー
ド内でＥＳＤ電圧を吸収することが可能となるＥＳＤ耐
量を高くできる。 【００１５】 【発明の効果】本発明の静電サージ保護用素子によれ
ば、カソード電極とアノード電極間にｐ型領域と高濃度
ｎ型領域からなる逆方向接続のＰＮ接合Ｊ２と、ｐ型領
域と低濃度ｎ型層からなる順方向接続のＰＮ接合Ｊ３と
の２つのＰＮ接合が直列接続された構成とすることによ
り、それぞれの寄生容量Ｃ２、Ｃ３も直列接続され、そ
の容量の和Ｃｗは、定電圧ダイオードのＰＮ接合Ｊ１の
寄生容量Ｃ１より小さくすることができ、また、この素
子の降伏電圧−電流波形がネガティブレジスタンス波形
となり、定電圧ダイオードよりＥＳＤ耐量が高くなり、
この静電サージ保護用素子を用いることにより、ＥＳＤ
から保護される半導体装置の入力信号の高速化、高周波
化の要求を満たすことができる。
【図面の簡単な説明】
【図１】 本発明の一実施例の双方向性ダイオードの要
部断面図。 【図２】 図１に示す双方向性ダイオードの電圧−電流
特性図。 【図３】 従来の静電サージ保護用素子を用いた回路
図。 【図４】 定電圧ダイオードの要部断面図。 【符号の説明】 １１ ｎ＋型シリコン基板 １２ ｎ−型層 １３ アノード電極 １４ ｐ型領域 １５ ｎ＋ 型領域 １６ シリコン酸化膜 １７ カソード電極
部断面図。 【図２】 図１に示す双方向性ダイオードの電圧−電流
特性図。 【図３】 従来の静電サージ保護用素子を用いた回路
図。 【図４】 定電圧ダイオードの要部断面図。 【符号の説明】 １１ ｎ＋型シリコン基板 １２ ｎ−型層 １３ アノード電極 １４ ｐ型領域 １５ ｎ＋ 型領域 １６ シリコン酸化膜 １７ カソード電極
Claims (1)
- 【特許請求の範囲】 【請求項１】一主面上に低濃度ｎ型層がエピタキシャル
成長して設けられており、他主面上にアノード電極が電
気的接触して設けられた高濃度ｎ型半導体基板と、低濃
度ｎ型層の表面層に選択的に形成されたｐ型領域と、こ
のｐ型領域の表面層に選択的に形成されており、表面上
にカソード電極が電気的接触して設けられた高濃度ｎ型
領域とを具備した静電サージ保護用素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001305255A JP2003110119A (ja) | 2001-10-01 | 2001-10-01 | 静電サージ保護用素子 |
| US10/259,633 US6791123B2 (en) | 2001-10-01 | 2002-09-30 | ESD protection element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001305255A JP2003110119A (ja) | 2001-10-01 | 2001-10-01 | 静電サージ保護用素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003110119A true JP2003110119A (ja) | 2003-04-11 |
Family
ID=19125071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001305255A Pending JP2003110119A (ja) | 2001-10-01 | 2001-10-01 | 静電サージ保護用素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003110119A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335758A (ja) * | 2003-05-08 | 2004-11-25 | Sanken Electric Co Ltd | ダイオード素子及びその製法 |
| WO2006022287A1 (ja) * | 2004-08-27 | 2006-03-02 | Matsushita Electric Industrial Co., Ltd. | サージ保護用半導体装置 |
| KR100739861B1 (ko) | 2005-07-19 | 2007-07-16 | 미쓰비시덴키 가부시키가이샤 | 제너 다이오드 |
| CN112713864A (zh) * | 2019-10-25 | 2021-04-27 | 立锜科技股份有限公司 | 用于总线传送数据的输出级电路 |
-
2001
- 2001-10-01 JP JP2001305255A patent/JP2003110119A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004335758A (ja) * | 2003-05-08 | 2004-11-25 | Sanken Electric Co Ltd | ダイオード素子及びその製法 |
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| JPWO2006022287A1 (ja) * | 2004-08-27 | 2008-05-08 | 松下電器産業株式会社 | サージ保護用半導体装置 |
| JP4642767B2 (ja) * | 2004-08-27 | 2011-03-02 | パナソニック株式会社 | サージ保護用半導体装置 |
| US8004041B2 (en) | 2004-08-27 | 2011-08-23 | Panasonic Corporation | Semiconductor device for surge protection |
| KR100739861B1 (ko) | 2005-07-19 | 2007-07-16 | 미쓰비시덴키 가부시키가이샤 | 제너 다이오드 |
| CN112713864A (zh) * | 2019-10-25 | 2021-04-27 | 立锜科技股份有限公司 | 用于总线传送数据的输出级电路 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| A977 | Report on retrieval |
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|
| A711 | Notification of change in applicant |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| RD01 | Notification of change of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071005 |
|
| A02 | Decision of refusal |
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