JPH05267588A

JPH05267588A - 半導体保護装置

Info

Publication number: JPH05267588A
Application number: JP6586292A
Authority: JP
Inventors: Yutaka Tajima; 豊田島
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1992-03-24
Filing date: 1992-03-24
Publication date: 1993-10-15

Abstract

(57)【要約】【目的】サージ電流によってバイポーラトランジスタ
またはダイオードなど内部回路の破壊防止に好適な半導
体保護装置を提供する。【構成】外部からの信号が入力される入力端子と、内
部回路に高電位電圧を与えるＶ_dd端子と、前記入力端子
および内部回路に低電位電圧を与えるＶ_ss端子とを有
し、前記入力端子と前記Ｖ_dd端子の間にダイオード５
０、前記入力端子と前記Ｖ_ss端子の間に、ＮＰＮ型バイ
ポーラトランジスタを接続し、前記ダイオードのＰＮ接
合端部および前記バイポーラトランジスタのエミッタ接
合端部がトレンチ型絶縁膜１２０と接するように形成し
た半導体保護装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、静電サージによって
半導体装置が破壊されるのを防止するに好適な半導体保
護装置に関するものである。

【０００２】

【従来の技術】従来の半導体保護装置としては、例えば
図１３、図１４に示すようなものがある。図１３はＮ型
基板に形成された従来の半導体保護装置の断面構造を示
す図、図１４は図１３の等価回路を示す図である。

【０００３】まず図１３に基づいて半導体保護装置の断
面構造を説明する。１はＮ型基板であり、Ｎ型基板１の
主面にはＰ+型領域３とＮ+型領域４が形成されている。
さらにＮ型基板１内にはＰ型ウエル２が形成され、Ｐ型
ウエル２主面にはＰ+領域５、７及びＮ+型領域６が形成
されている。

【０００４】Ｎ型基板１とＰ型ウエル２の主面上には、
フィールド酸化膜８および層間絶縁膜９が形成されてい
る。

【０００５】Ｐ+型領域３の一端は、入力端子に接続さ
れており、Ｐ+型領域３の他端と、Ｎ+型領域６は、内部
回路（図示せず）に接続されている。またＮ+型領域４
は、内部回路に高電位電圧を印加するためのＶ_dd端子に
接続されている。Ｐ+型領域５、７は、内部回路に低電
位電圧を印加するためのＶ_ss端子へ接続されている。

【０００６】ダイオード２０はＰ+型領域３とＮ型基板
１により形成され、ダイオード２１はＰウエル２とＮ型
基板１により形成されている。ダイオード２３は、Ｎ+
型領域６とＰウエル２により形成され、ＮＰＮ型バイポ
ーラトランジスタ２４はＮ+型領域６、Ｐウエル２、Ｎ
型基板１により形成されている。また入力抵抗２５はＰ
+型領域３により形成されている。

【０００７】次に上記の回路構成を図１４を用いて説明
する。入力抵抗２５の一端は入力端子に、他端は内部回
路に接続されている。ダイオード２０のアノードは抵抗
２５に分布定数的に接続し、ダイオード２０のカソード
と、ダイオード２１のカソードはＶ_dd端子に接続されて
いる。ダイオード２３のアノードとダイオード２１のア
ノードはＶ_ss端子に接続され、ダイオード２３のカソー
ドは内部回路に接続されている。ＮＰＮ型バイポーラト
ランジスタ２４のエミッタは内部回路に、ベースはＶ_ss
端子に、コレクタはＶ_dd端子にそれぞれ接続されてい
る。

【０００８】次に、従来の半導体保護装置の動作を図１
４に基づいて説明する。半導体装置に印加される静電サ
ージ（以下、単にこれをサージと記す）には、以下に示
すような４つの場合があり、それぞれの場合に対する動
作を示す。

【０００９】（Ａ１）Ｖ_dd端子に対して入力端子が正と
なる場合：ダイオード２０が順バイアスされることによ
り、またはダイオード２３が降伏し、ダイオード２１が
順バイアスされることにより、サージ電流はＶ_dd端子へ
流れる。

【００１０】（Ａ２）Ｖ_dd端子に対して入力端子が負と
なる場合：ダイオード２０、またはダイオード２１が降
伏し、ダイオード２３が順バイアスされるか、またはサ
ージ立ち上がり時におけるダイオード２１の寄生容量へ
の充電電流によってＮＰＮ型バイポーラトランジスタ２
４がターンオンすることにより、サージ電流は入力端子
へ流れる。

【００１１】（Ｂ１）Ｖ_ss端子に対して入力端子が正と
なる場合：ダイオード２３、またはダイオード２１が降
伏し、ダイオード２０が順バイアスされることにより、
サージ電流はＶ_ss端子へ流れる。

【００１２】（Ｂ２）Ｖ_ss端子に対して入力端子が負と
なる場合：ダイオード２３が順バイアスされるか、また
はダイオード２０が降伏し、ダイオード２１が順バイア
スされることにより、サージ電流は入力端子へ流れる。

【００１３】上記のような過程を経て、内部回路は半導
体装置に印加されたサージ電流から保護される。

【００１４】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体保護装置にあっては以下に示す問題点があっ
た。すなわち、第１の問題点は、ダイオード２０及びダ
イオード２３をサージ電流が流れる際に、ダイオード２
０では図１３に示すアノード端子（Ｐ+型領域３）の端
部にサージ電流が集中して破壊が生じやすいことであ
る。また、ダイオード２３では図１２に示すカソード端
子（Ｎ+型領域６）の端部にサージ電流が集中して破壊
が生じやすい。特に、ＥＯＳ（ＥＳＤ）等の短時間サー
ジの場合、破壊に至るまでの熱拡散長が小さいため、こ
のエッジへの電流集中の効果は顕著である。

【００１５】さらに、ＮＰＮ型バイポーラトランジスタ
２４をサージ電流が流れる際に、図１３に示すエミッタ
部（Ｎ+領域６）の端部に前記サージ電流が集中しこの
サージ電流によってＮＰＮ型バイポーラトランジスタ２
４が破壊されやすくなる。このような従来構造のトラン
ジスタの電流集中効果については電子情報通信学会編、
古川静二郎著「半導体デバイス」Ｐ１２３〜Ｐ１２４に
記載されている。

【００１６】第２の問題点は、ＮＰＮ型バイポーラトラ
ンジスタ２４のベース抵抗が比較的大きいことであっ
て、ＮＰＮ型バイポーラトランジスタ２４が高電流動作
時においては、ベース抵抗によってベース領域中に電圧
降下が生じ前記エミッタ・ベース接合のバイアスが十分
に高くならず、従ってサージ電流が大きい時は、ＮＰＮ
型バイポーラトランジスタ２４が前記サージ電流を十分
効果的に除去することができない。

【００１７】第３の問題点は、入力端子とＶ_ss端子間に
は電流増幅率が高いバイポーラトランジスタがないこと
である。Ｖ_ss端子と入力端子との間にサージが印加され
た場合、ダイオード２１、あるいはダイオード２３に大
部分のサージ電流が流れる。このためこのサージ電流に
より、ダイオード２１、あるいは２３が破壊されやす
い。

【００１８】以上述べたように従来の半導体保護装置に
おいては、サージによって保護装置自体が破壊される
か、または保護装置で除去しきれなかったサージによっ
て、内部回路が破壊されてしまう点が問題であった。本
発明は上記の問題点に鑑み、サージ電流によるダイオー
ドやトランジスタの接合端部への電流集中をなくし内部
回路の破壊を防止するに好適な半導体保護装置を提供す
ることを目的とするものである。

【００１９】

【課題を解決するための手段】この発明は、このような
従来の問題点に着目してなされたものであって、上記課
題を解決するための手段は、特許請求の範囲に記載され
ている。すなわち、第１の発明は、外部からの信号が入
力される入力端子と、内部回路に高電位電圧を印加する
第１の電源端子と、内部回路に低電位電圧を印加する該
２の電源端子と、前記入力端子と前記第１の電源端子と
の間に接続されるプルアップダイオードもしくはＮＰＮ
バイポーラトランジスタと、前記入力端子と前記第２の
電源端子との間に接続されるプルダウンダイオードもし
くはＰＮＰバイポーラトランジスタとを有し、前記プル
アップダイオードのＰＮ接合端部もしくは前記ＮＰＮバ
イポーラトランジスタのベース・エミッタ間のＰＮ接合
端部の近傍と、前記プルダウンダイオードのＰＮ接合端
部もしくは前記ＰＮＰバイポーラトランジスタのベース
・エミッタ間のＰＮ接合端部の近傍とのいずれか一方に
電気抵抗の高い半導体領域を形成した半導体保護装置で
ある。また、第２の発明は、外部からの信号が入力され
る入力端子と、内部回路に高電位電圧を印加する第１の
電源端子と、内部回路に低電位電圧を印加する該２の電
源端子と、前記入力端子と前記第１の電源端子との間に
接続されるプルアップダイオードと、前記入力端子と前
記第２の電源端子との間に接続されるプルダウンダイオ
ードとを有し、前記プルアップダイオードもしくはプル
ダウンダイオードのＰＮ接合端部の近傍に、前記プルア
ップダイオードもしくはプルダウンダイオードを形成し
た半導体もしくはウェル領域と同じ導電型で再結合順位
が多く電気抵抗が高い半導体領域を形成した半導体保護
装置である。

【００２０】

【作用】コレクタがＶ_dd端子に接続され、エミッタが入
力端子に接続されたＮＰＮ型バイポーラトランジスタ
（以下ＮＰＮＴｒと記す）、または、コレクタがＶ_ss端
子に接続され、エミッタが入力端子に接続されたＰＮＰ
型バイポーラトランジスタ（以下ＰＮＰＴｒと記す）を
設け、このＮＰＮＴｒ、およびＰＮＰＴｒは共にバーテ
ィカル構造とすることにより、電流増幅率を十分に高く
することができ、また、ダイオードの接合端部または前
記バイポーラトランジスタ（以下Ｔｒと記す）のエミッ
タ領域にトレンチ型酸化膜を設けることにより、前記接
合端部および前記エミッタ領域端部への電流集中が防止
される。さらに、前記Ｔｒのベース領域において、前記
Ｔｒのエミッタ領域に接しないように高濃度領域を設け
ることにより、前記Ｔｒのベース抵抗を低下させること
ができる。

【００２１】

【実施例】以下、この発明を図面に基づいて説明する。
図１はこの発明の第１実施例を示す図、図２は第１実施
例の等価回路を示す図である。まず図１に基づいて断面
構造を説明する。

【００２２】従来構造のＰ+型領域３（図１３参照）の
端部およびＮ+型領域６（図１３参照）の端部に接して
それぞれトレンチ型酸化膜１２０を形成し、その他の構
造については図１３の従来構造と同じである。

【００２３】次に回路構成を図２に基づいて説明する。
ＰＮ接合端部に、トレンチ型酸化膜１２０を形成された
ダイオード５０、５１がそれぞれプルアップダイオー
ド、プルダウンダイオードとして接続されている。また
エミッタ接合端にトレンチ型酸化膜１２０を接して形成
されたＮＰＮＴｒ５２が従来構造におけるＮＰＮＴｒ２
４と同様に接続されている。抵抗２５、ダイオード２１
は従来構造と同じである（図１４参照）。

【００２４】本実施例の動作を図２に基づいて説明す
る。半導体装置にサージが印加された場合、本実施例は
以下に示す動作を示す。（Ａ１１）Ｖ_dd端子に対して入力端子が正となる場合：
従来構造における（Ａ１）と同様に、ダイオード５０が
順バイアスされることにより、またはダイオード５１が
降伏し、ダイオード２１が順バイアスされることによ
り、サージ電流はＶ_dd端子へ流れる。ただしダイオード
５０、５１の接合端部にはトレンチ型酸化膜１２０があ
るので、サージ電流はこの接合からＮ型基板１若しくは
Ｐウエル２の深い部分へ垂直方向に流れる。このため、
サージ電流がこの接合端に集中することがない。よって
ダイオード５０、５１は従来構造のダイオードよりも、
サージ電流による破壊が発生し難い。

【００２５】（Ａ１２）Ｖ_dd端子に対して入力端子が負
になる場合：従来構造（Ａ２）と同様に、ダイオード５
０が降伏するか、またはダイオード２１が降伏し、ダイ
オード５１が順バイアスされるか、若しくはサージ立ち
上がり時におけるダイオード２１の寄生容量への充電電
流によってＮＰＮＴｒ５２がターンオンすることによ
り、サージ電流は入力端子へ流れる。ただしダイオード
５０、５１は（Ａ１１）と同様の理由により破壊され難
い。ＮＰＮＴｒ５２のターンオン時におけるベース・エ
ミッタ間バイアス分布とエミッタ電流分布を図３を用い
て説明すると、ダイオード２１を流れたサージ電流の一
部が、ＮＰＮＴｒ５２のベース電流となる。このときＮ
ＰＮＴｒ５２のベース電流は、トレンチ型酸化膜１２０
の存在により、ベース領域の深い部分からエミッタ直下
の部分へ垂直方向に流れる。このためエミッタ直下のベ
ース電位はほぼ一定に保持される。

【００２６】上記によりＮＰＮＴｒ５２のエミッタ電流
は、ＮＰＮＴｒ５２のエミッタ・ベース接合をほぼ均一
に流れ、従来構造のＴｒにおけるようなエミッタ端部の
電流密度が高くなる電流集中効果は生じない。このため
ＮＰＮＴｒ５２は従来構造のＴｒよりも大電流動作時に
おいて破壊が起き難い。

【００２７】（Ｂ１１）Ｖ_ss端子に対して入力端子が正
となる場合：従来構造（Ｂ１）と同様に、サージ電流は
ダイオード５１の降伏、あるいはダイオード２１の降伏
とダイオード５０の順バイアスによりＶ_ss端子へ流れ
る。ただし（Ａ１１）と同様、ダイオードの破壊は起き
難い。

【００２８】（Ｂ１２）Ｖ_ss端子に対して入力端子が負
となる場合：従来構造（Ｂ２）と同様に、ダイオード５
１の順バイアス、あるいはダイオード２１の順バイアス
とダイオード５０の降伏により、サージ電流は入力端子
へ流れる。ただし（Ａ１１）同様、ダイオードの破壊は
起き難い。

【００２９】以上のように、本実施例によって、サージ
印加による半導体保護装置の破壊が生じ難くなる。特に
ＥＯＳ等の短時間サージに対する保護効果が顕著であ
る。

【００３０】図４は、この発明の第２実施例を示す図、
図５は第２実施例の等価回路を示す図である。まず図４
に基づいて断面構造を説明する。

【００３１】Ｎ型基板１主面にはＰウエル１００および
Ｎ+型領域１０１が設けられており、Ｐ＊型領域１１５
とＰウエル１１６が接して形成されている。Ｐ＊型領域
１１５とＰウエル１１６の境界部分にはトレンチ型酸化
膜１２０が設けられており、またＰ＊型領域１１５主面
にはＰ+型領域１１０が、またＰウエル１１６主面には
Ｎ+型領域１０２が形成されている。

【００３２】Ｐウエル１００主面には、Ｐ+型領域１１
２が形成されており、またＮ＊型領域１０５とＮウエル
１０６が接して設けられている。Ｎ＊型領域１０５とＮ
ウエル１０６の境界部分にはトレンチ型酸化膜１２０が
形成されている。Ｎ＊型領域１０５主面にはＮ+型領域
１０３が形成され、またＮウエル１０６主面にはＰ+型
領域１１４が形成されている。

【００３３】Ｎ+型領域１０２、Ｐ+型領域１１０および
Ｎ+型領域１０３とＰ+型領域１１４は入力端子に接続さ
れている。Ｎ+型領域１０１はＶ_dd端子に、Ｐ+型領域１
１２はＶ_ss端子にそれぞれ接続されている。

【００３４】Ｎ+型領域１０２をエミッタ、Ｐウエル１
１６をベース、Ｎ型基板１をコレクタとするＮＰＮＴｒ
１５１が形成されており、Ｐウエル１１６およびＰ＊型
領域１１５内にＮＰＮＴｒ１５１のベース抵抗１６０が
形成されている。

【００３５】またＰ+型領域１１４をエミッタ、Ｎウエ
ル１０６をベース、Ｐウエル１００をコレクタとするＰ
ＮＰＴｒ１５２が形成され、Ｎウエル１０６およびＮ＊
型領域１０５内にＰＮＰＴｒ１５２のベース抵抗１６１
が形成されている。

【００３６】さらにＮ型基板１とＰ＊型領域１１５によ
りダイオード１５６が形成され、Ｐウエル１００とＮ＊
型領域１０５によりダイオード１５７が形成されてい
る。

【００３７】次に第２実施例の回路構成を図５に基づい
て説明する。ＮＰＮＴｒ１５１のエミッタは入力端子
に、コレクタはＶ_dd端子にそれぞれ接続されている。ま
たＮＰＮＴｒ１５１のベース・エミッタ間に抵抗１６０
が接続され、ＮＰＮＴｒ１５１のコレクタにはダイオー
ド１５６のカソードが、また、ＮＰＮＴｒ１５１のベー
スにはダイオード１５６のアノードがそれぞれ接続され
ている。

【００３８】ＰＮＰＴｒ１５２のエミッタは入力端子
に、コレクタはＶ_ss端子にそれぞれ接続されている。Ｐ
ＮＰＴｒ１５２のベース・エミッタ間に抵抗１６１が接
続され、またＰＮＰＴｒ１５２のコレクタにはダイオー
ド１５７のアノードが、ＰＮＰＴｒ１５２のベースには
ダイオード１５７のカソードがそれぞれ接続されてい
る。

【００３９】本実施例の動作を図５に基づいて説明す
る。半導体装置にサージが印加された場合、本実施例は
以下に示す動作を示す。

【００４０】（Ａ２１）Ｖ_dd端子に対して入力端子が正
となる場合：ダイオード１５６およびＮＰＮＴｒ１５１
のベース・コレクタ接合が順バイアスされることによ
り、サージ電流は抵抗１６０を経てＶ_dd端子へ流れる。

【００４１】（Ａ２２）Ｖ_dd端子に対して入力端子が負
となる場合：ダイオード１５６が降伏し、その降伏電流
が抵抗１６０を流れる。このため、ＮＰＮＴｒ１５１の
ベース・エミッタ接合が順バイアスされ、ＮＰＮＴｒ１
５１がターンオンする。サージ電流はＶ_dd端子から入力
端子へ流れる。

【００４２】このとき、ＮＰＮＴｒ１５１のターンオン
時におけるベース・エミッタ間バイアス分布とエミッタ
電流分布は、第１実施例におけるＮＰＮＴｒ５２の場合
と同様である（図３参照）。よってＮＰＮＴｒ１５１に
おいて電流集中効果は生じ難く、サージ電流によって破
壊され難い。

【００４３】ＮＰＮＴｒ１５１はバーティカル構造であ
るため電流増幅率が高い。さらにベース領域中の高濃度
領域（図４におけるＰ＊領域１１５）によりベース抵抗
が低いので、大電流動作時にベース抵抗の電圧降下が低
く、ベース・エミッタ間バイアスは十分に高くなる。こ
のためＮＰＮＴｒ１５１のコレクタからエミッタにかけ
て効率良くサージ電流を流すことができる。

【００４４】（Ｂ２１）Ｖ_ss端子に対して入力端子が正
となる場合：（Ａ２２）の場合と同様にして、ダイオー
ド１５７が降伏してその降伏電流が抵抗１６１を流れる
ことにより、ＰＮＰＴｒ１５２がターンオンする。サー
ジ電流はＰＮＰＴｒ１５２を経て、入力端子からＶ_ss端
子へ流れる。

【００４５】なおＰＮＰＴｒ１５２はＮＰＮＴｒ１５１
と同様な構造であるため、エミッタ端部での電流集中効
果が起きず、電流増幅率が高く、ベース抵抗が低いので
サージ電流を効率良く流すことができる。

【００４６】（Ｂ２２）Ｖ_ss端子に対して入力端子が負
となる場合：（Ａ２１）の場合と同様にして、ダイオー
ド１５７およびＰＮＰＴｒ１５２のベース・コレクタ接
合が順バイアスされることにより、サージ電流はＶ_ss端
子から入力端子へ流れる。

【００４７】以上述べたように本実施例によれば、半導
体装置に印加されたサージを入力端子とＶ_dd端子間ある
いは入力端子とＶ_ss端子間に設けられたダイオードの順
バイアスまたはＴｒのターンオンにより除去することが
でき、これにより内部回路は保護される。

【００４８】なお通常の入力状態においては、ダイオー
ド１５６、１５７がそれぞれプルアップダイオードとプ
ルダウンダイオードとして働く。よって本実施例は回路
動作に悪影響を与えることはない。

【００４９】図６は本発明の第３実施例の断面を示す図
である。図７は第３実施例の等価回路を示す図である。

【００５０】まず図７を用いて本実施例の断面構造を説
明する。第３実施例の構造ではＮ+型領域１０２主面の
中央部と端部にそれぞれコンタクトを設けた。さらにＰ
+型領域１１４主面の中央部と端部にそれぞれコンタク
トを設けた。その他の構造は第２実施例と同じである。

【００５１】図６において、Ｎ+型領域１０２中央部と
Ｐ+型領域１１４中央部は入力端子に接続され、Ｎ+型領
域１０２端部とＰ+型領域１１４端部及びＰ+型領域１１
０、Ｎ+型領域１０３は内部回路に接続されている。ま
たＮ+型領域１０１はＶ_dd端子に、Ｐ+型領域１１２、１
１３はＶ_ss端子にそれぞれ接続されている。

【００５２】Ｎ+型領域１０２により抵抗１５３が、Ｐ+
型領域１１４により抵抗１５４が形成されており、また
Ｎ+型領域１０２をエミッタ、Ｐウエル１１６をベー
ス、Ｎ型基板１をコレクタとするＮＰＮＴｒ１７０が形
成されている。また、Ｐ+型領域１１４をエミッタ、Ｎ
型ウエル１０６をベース、Ｐ型ウエル２をコレクタとす
るＰＮＰＴｒ１７１が形成されている。Ｐ＊型領域１１
５とＮ型基板１によってダイオード１５６が形成され、
Ｎ＊型領域１０５とＰウエル２によってダイオード１５
７が形成されている。なお抵抗１６０、抵抗１６１は、
それぞれＮＰＮＴｒ１７０、ＰＮＰＴｒ１７１のベース
抵抗である。

【００５３】次に第３実施例の回路構成を図７に基づい
て説明する。抵抗１５３、１５４が入力端子と内部回路
の間に接続されている。ＮＰＮＴｒ１７０のエミッタ
は、抵抗１５３に分布定数的に接続され、コレクタはＶ
_dd端子とダイオード１５６のカソードが接続されてい
る。さらにＮＰＮＴｒ１７０のベースは、ダイオード１
５６のアノードに接続されると共に、抵抗１６０を経て
内部回路に接続されている。

【００５４】ＰＮＰＴｒ１７１のエミッタは抵抗１５４
に分布定数的に接続され、コレクタはＶ_ss端子とダイオ
ード１５７のアノードが接続されている。さらにＰＮＰ
Ｔｒ１７１のベースはダイオード１５７のカソードに接
続されると共に、抵抗１６１を経て内部回路に接続され
ている。

【００５５】本実施例の動作を図７に基づいて説明す
る。半導体装置にサージが印加された場合、本実施例は
以下に示す動作を示す。（Ａ３１）Ｖ_dd端子に対して入力端子が正となる場合：
ダイオード１５６及びＮＰＮバイポーラＴｒ１７０のベ
ース・コレクタの接合が順バイアスされることにより、
サージ電流は抵抗１５３、１５４および１６０を経てＶ
_dd端子へ流れる。

【００５６】（Ａ３２）Ｖ_dd端子に対して入力端子が負
になる場合：ダイオード１５６が降伏し、その降伏電流
が抵抗１６０と１５３を流れる。抵抗１６０、１５３に
電位差が生じ、ＮＰＮＴｒ１７０のエミッタ・ベース接
合が順バイアスされる。さらに、ダイオード１５６の降
伏電流の一部が、ＮＰＮＴｒ１７０にベース電流として
注入される。よってＮＰＮＴｒ１７０がターンオンして
サージ電流がＶ_dd端子から入力端子へ流れる。ＮＰＮＴ
ｒ１７０のターンオン時におけるベース・エミッタ間バ
イアス分布とエミッタ電流分布を図８を用いて説明す
る。ダイオード１５６の降伏電流が、ＮＰＮＴｒ１７０
のエミッタ端部からエミッタ中央部にかけて流れる。こ
のためエミッタ端部の電位はエミッタ中央部の電位より
高くなる。一方、ＮＰＮＴｒ１７０のベース電流はトレ
ンチ型酸化膜１２０の存在により、ベース領域の深い部
分からエミッタ直下の部分へ垂直方向に流れる。このた
めエミッタ直下のベース電位はほぼ一定になる。

【００５７】これにより、ＮＰＮＴｒ１７０のベース・
エミッタ間バイアスは、エミッタ中央部の方が、エミッ
タ端部より高く、エミッタ電流も主にエミッタ中央部を
流れる。このため、さらに電流集中効果が生じ難くな
り、より一層、大電流動作時において破壊が起き難くな
る。

【００５８】さらに、第２実施例と同じように、ＮＰＮ
Ｔｒ１７０はバーティカル構造であるため電流増幅率が
高い。さらにベース領域中の高濃度領域（図６における
Ｐ＊型領域１１５）によりベース抵抗が低いので、大電
流動作時にベース抵抗の電圧降下が低く、ベース・エミ
ッタ間のバイアスは十分に高くなる。このためサージ電
流をＮＰＮＴｒ１７０のコレクタからエミッタにかけて
効率良く流すことができる。

【００５９】（Ｂ３１）Ｖ_ss端子に対して入力端子が正
となる場合：（Ａ３２）の場合と同様にして、ダイオー
ド１５７が降伏してその降伏電流が抵抗１６１、１５４
を流れることにより、ＰＮＰＴｒ１７１がターンオン
し、サージ電流はＰＮＰＴｒ１７１を経て入力端子から
Ｖ_ss端子へ流れる。

【００６０】なおＰＮＰＴｒ１７１はＮＰＮＴｒ１７０
と同様な構造であるため、エミッタ端部での電流集中効
果が起きず、電流増幅率が高く、ベース抵抗が低いの
で、サージ電流を効率良く流すことができる。

【００６１】（Ｂ３２）Ｖ_ss端子に対して入力端子が負
となる場合：（Ａ３１）の場合と同様にして、ダイオー
ド１５７およびＰＮＰＴｒ１７１のベース・コレクタ接
合が順バイアスされることにより、サージ電流はＶ_ss端
子から入力端子へ流れる。

【００６２】以上述べたように本実施例によれば、半導
体装置に印加されたサージを入力端子とＶ_dd端子間、あ
るいは入力端子とＶ_ss端子間に設けられたダイオードの
順バイアス、またはＴｒのターンオンにより除去するこ
とができ、これにより内部回路が保護される。

【００６３】なお通常の入力状態においては、ダイオー
ド１５６、１５７がそれぞれプルアップダイオードとプ
ルダウンダイオードとして働く。よって本実施例は回路
動作に悪影響を与えることはない。なお、通常の入力状
態時に抵抗１５３、１５４を流れる電流によってＮＰＮ
Ｔｒ１７０あるいはＰＮＰＴｒ１７１がターンオンしな
いように、抵抗１５３、１５４の値は十分に小さくす
る。

【００６４】図９は、本発明の第４実施例の構造を示す
断面図、図１０は、第４実施例の等価回路を示す図であ
る。図９に基づいて、第４実施例の構造を説明する。Ｎ
型基板１主面には、Ｎ+型領域２０１、Ｐ+型領域２０
２、Ｐ型ウエル２０９が形成され、Ｐ＊型領域２０７と
Ｐ型ウエル２０８が接して形成されている。また、Ｎ型
基板１主面において、Ｐ+型領域２０２端部にトレンチ
型酸化膜２０３が設けられている。

【００６５】Ｐ＊型領域２０７とＰ型ウエル２０８の境
界部にはトレンチ型酸化膜２１４が形成され、またＰ＊
型領域２０７主面にＰ+型領域２０４が設けられ、Ｐ型
ウエル２０８主面にＮ+型領域２１０が設けられてい
る。

【００６６】Ｐ型ウエル２０９主面には、Ｐ+型領域２
０５が設けられ、また、Ｎ＊型領域２１２、Ｎ型ウエル
２１３が接して形成されている。Ｎ＊型領域２１２とＮ
型ウエル２１３の境界部分にはトレンチ型酸化膜２１４
が設けられている。Ｎ＊型領域２１２主面にはＮ+型領
域２１１が、またＮ型ウエル２１３主面にはＰ+型領域
２０６がそれぞれ形成されている。

【００６７】Ｐ+型領域２０２、Ｎ+型領域２１０および
Ｐ+型領域２０６は、それぞれ入力端子と内部回路を結
ぶ信号線路に接続され、Ｎ+型領域２０１、Ｎ+型領域２
１１はＶ_dd端子に接続されている。Ｐ+型領域２０４お
よび２０５はＶ_ss端子に接続されている。

【００６８】Ｐ+型領域２０２とＮ型基板１によってダ
イオード２５１が形成され、Ｎ+型領域２１０とＰ型ウ
エル２０８とでダイオード２５２が形成されており、Ｐ
＊型領域２０７とＮ型基板１とでダイオード２５５が形
成されている。また、Ｎ+型領域２１０をエミッタ、Ｐ
型ウエル２０８をベース、Ｎ型基板１をコレクタとする
ＮＰＮＴｒ２５３が形成されており、Ｐ+型領域２０６
をエミッタ、Ｎ型ウエル２１３をベース、Ｐウエル２０
９をコレクタとするＰＮＰＴｒ２５４が形成されてい
る。

【００６９】次に図１０に基づいて、本実施例の等価回
路について説明する。ダイオード２５１のカソード、ダ
イオード２５５のカソード、ＮＰＮＴｒ２５３のコレク
タ、およびＰＮＰＴｒ２５４のベースはＶ_dd端子に接続
されている。

【００７０】ダイオード２５１のアノード、ダイオード
２５２のカソード、ＮＰＮＴｒ２５３のエミッタ、およ
びＰＮＰＴｒ２５４のエミッタは前記信号線路に接続さ
れている。

【００７１】ダイオード２５２のアノード、ＮＰＮＴｒ
２５３のベース、ＰＮＰＴｒ２５４のコレクタ、および
ダイオード２５５のアノードはＶ_ss端子に接続されてい
る。

【００７２】サージ印加時における本実施例の動作につ
いて説明する。（Ａ４１）Ｖ_dd端子に対して入力端子が正となる場合：
従来例（Ａ１）の場合と同様にして、サージ電流は入力
端子からＶ_dd端子へ流れる。

【００７３】（Ａ４２）Ｖ_dd端子に対して入力端子が負
となる場合：従来例（Ａ２）の場合と同様にして、サー
ジ電流はＶ_dd端子から入力端子へ流れる。

【００７４】（Ｂ４１）Ｖ_ss端子に対して入力端子が正
となる場合：ダイオード２５２が降伏するか、またはダ
イオード２５５が降伏し、ダイオード２５１が順バイア
スされるか、またはサージ立ち上がり時におけるダイオ
ード２５５の寄生容量への充電電流によって、ＰＮＰＴ
ｒ２５４がターンオンすることにより、サージ電流はＶ
_ss端子へ流れる。

【００７５】（Ｂ４２）Ｖ_ss端子に対して入力端子が負
となる場合：従来例（Ｂ２）の場合と同様にして、サー
ジ電流はＶ_ss端子から入力端子へ流れる。

【００７６】以上述べたように本実施例によれば、入力
端子とＶ_dd端子間あるいは入力端子とＶ_ss端子間に印加
されたサージを効果的に除去することができる。このた
めサージによる半導体装置の破壊を防止することができ
る。

【００７７】なお第２実施例と同様の理由により、Ｔｒ
２５３、Ｔｒ２５４の電流増幅率は高く、ベース抵抗は
低い。よってＴｒ２５３はＶ_dd端子に対して入力端子が
負になるサージを、またＴｒ２５４はＶ_ss端子に対して
入力端子が正になるサージを特に効果的に除去すること
ができる。

【００７８】本実施例によればダイオード２５１のアノ
ード端部、およびダイオード２５２のカソード端部はそ
れぞれトレンチ型酸化膜２０３、２１４で囲まれてい
る。このためダイオードを流れる電流がダイオード端部
に集中することがない。ダイオードがサージ電流に破壊
され難くなる。またＮＰＮＴｒ２５３のエミッタ端部お
よびＰＮＰＴｒ２５４のエミッタ端部はそれぞれトレン
チ型酸化膜２１４で囲まれている。Ｔｒ２５３、２５４
のベース電流は、ベースの深い部分からエミッタ直下の
ベース領域へ垂直方向に流れる。よってＴｒ２５３、Ｔ
ｒ２５４のエミッタとベースの接合は均一にバイアスさ
れ、エミッタ電流が該エミッタとベースの接合端部に集
中することはない。Ｔｒ２５３、Ｔｒ２５４が、サージ
電流で破壊され難くなる。

【００７９】本実施例は通常の論理状態においては、Ｔ
ｒ２５３のエミッタ・ベース接合、およびＴｒ２５４の
エミッタ・ベースの接合は共に逆バイアスされており、
Ｔｒ２５３およびＴｒ２５４はターンオンしない。本実
施例は、通常の論理動作に悪影響を与えない。

【００８０】図１１に本発明の第５実施例の等価回路を
示す。まず本実施例の回路構成について説明する。ＮＰ
ＮバイポーラＴｒ３５７のエミッタが、入力端子と内部
回路を結ぶ信号線路に接続され、ＮＰＮＴｒ３５７のコ
レクタがＶ_dd端子に接続されている。ＮＰＮＴｒ３５７
のエミッタ・ベース間にコンデンサ３５５が接続され、
ＮＰＮＴｒ３５７のコレクタとベースの間に、Ｔｒ３５
７のコレクタ・ベース接合と同じ向きのダイオード３５
３が接続されている。

【００８１】またＰＮＰバイポーラＴｒ３５８のエミッ
タがこの信号線路に接続され、コレクタがＶ_ss端子に接
続されている。ＰＮＰＴｒ３５８のエミッタ・ベース間
にコンデンサ３５６が接続され、ＰＮＰＴｒ３５８のコ
レクタ・ベース間には、Ｔｒ３５８のコレクタ・ベース
間の接合と同じ向きのダイオード３５４が接続されてい
る。

【００８２】なお信号線路とＶ_dd端子の間にはプルアッ
プダイオード３５１が、また信号線路とＶ_ss端子の間に
はプルダウンダイオード３５２がそれぞれ接続されてい
る。

【００８３】次に半導体装置にサージが印加された場合
の、本実施例の動作について説明する。

【００８４】（Ａ５１）Ｖ_dd端子に対して入力端子が正
となる場合：ダイオード３５１、３５３、およびＮＰＮ
Ｔｒ３５７のコレクタ・ベース接合が順バイアスされ
る。ダイオード３５３、および、この接合での電圧降下
Ｖ_Fは０．６５Ｖ程度であるので、大部分のサージ電圧
はコンデンサ３５５に印加される。よってサージ電流は
コンデンサ３５３の電荷として、コンデンサ３５５に吸
収される。

【００８５】（Ａ５２）Ｖ_dd端子に対して入力端子が負
となる場合：ダイオード３５３が降伏する。ダイオード
３５３での電圧降下は、ダイオードの降伏電圧程度であ
るので、ＮＰＮＴｒ３５７のエミッタ・ベース接合に順
バイアスがかかる。さらにダイオード３５３の降伏電流
がコンデンサ３５５を充電すると共に、ＮＰＮＴｒ３５
７のベース領域に注入される。よってＮＰＮＴｒ３５７
がターンオンして、サージ電流はＶ_dd端子から入力端子
へ流れる。

【００８６】（Ｂ５１）Ｖ_ss端子に対して入力端子が正
となる場合：（Ａ５２）の場合と同様にして、ダイオー
ド３５４の降伏により、ＰＮＰＴｒ３５８がターンオン
する。これによってサージ電流はコンデンサ３５６の充
電電荷として吸収されるとともに、前記ターンオンによ
り入力端子からＶ_ss端子へ流れる。

【００８７】（Ｂ５２）Ｖ_ss端子に対して入力端子が負
となる場合：（Ａ５１）の場合と同様にして、サージ電
流はコンデンサ３５６の充電電荷として、コンデンサ３
５６に吸収される。

【００８８】以上述べたように、本実施例により半導体
装置に印加されたサージを効率良く除去することができ
る。これによりサージによる該半導体装置が破壊される
のを防ぐことができる。

【００８９】なおコンデンサ３５６の誘電体に強誘電体
膜を用いれば、コンデンサ３５６の容量が増大し、コン
デンサ３５６のサージを吸収する能力が高くなる。

【００９０】また、コンデンサ３５６と並列に高抵抗素
子を接続すれば、サージにより充電されたコンデンサ３
５６の電荷を、速やかに放電させることができ、半導体
装置に連続してサージが印加された場合、コンデンサ３
５６によって効率良くサージを吸収することができるな
どの効果を奏する。

【００９１】通常の回路動作においては、ダイオード３
５３、ダイオード３５４、さらに、Ｔｒ３５７、Ｔｒ３
５８のベース・コレクタ接合は逆バイアスされている。
このためコンデンサ３５５およびコンデンサ３５６は充
電されず、かつ、Ｔｒ３５７およびＴｒ３５８はターン
オンしない。よって本実施例は回路動作に悪影響を与え
ることはない。

【００９２】なお、プルアップダイオード３５１、およ
びプルダウンダイオード３５２は回路動作中における入
力信号レベルをＶ_ss端子からＶ_dd端子の間にクランプす
るために設けたものである。

【００９３】図１２は本発明の第６実施例の構造を示す
断面図である。本実施例は、第１実施例の変形として、
ダイオード５０もしくはダイオード５１のＰＮ接合端部
とトレンチ酸化膜１２０とが接合せずに間隔を有する構
造の実施例であって、前記接合端部を流れる電流の遮断
作用は完全ではないが、概ね第１実施例に準じた効果が
得られる。これは、例えばＰＮ接合端部を流れる電流の
量が、トレンチ酸化膜１２０に遮られ、Ｐウエル２の内
部を通過することにより減少するためである。また、ダ
イオード５０の接合端部とトレンチ酸化膜１２０とが接
していない場合、Ｎ-ポリＳｉのような再結晶順位が多
く電気抵抗が高い物質を使用しても絶縁物に準じた効果
が得られる。さらに、第１実施例の（Ａ１１）におい
て、ダイオード５０が順バイアスされた場合に、伝導度
変調が防止されて保護効果が一層顕著に現われる。前記
Ｎ-ポリＳｉのほか、Ｎ-アモルファスＳｉを使用しても
よく、Ｏ（酸素）をインプラ（イオン注入）して形成し
てもよい。

【００９４】上記各実施例に示されたように、コレクタ
がＶ_dd端子に接続され、エミッタが入力端子に接続され
たＮＰＮＴｒ、または、コレクタがＶ_ss端子に接続さ
れ、エミッタが入力端子に接続されたＰＮＰＴｒを設
け、このＮＰＮＴｒ、およびＰＮＰＴｒは共にバーティ
カル構造とすることにより、電流増幅率を十分に高くす
ることができ、また、ダイオードの接合端部またはＴｒ
と記すのエミッタ領域にトレンチ型酸化膜を設けること
により、前記接合端部および前記エミッタ領域端部への
電流集中は防止され、さらに、Ｔｒのベース領域におい
て、Ｔｒのエミッタ領域に接しないように高濃度領域を
設けることにより、Ｔｒのベース抵抗を低下させること
ができるものである。

【００９５】

【発明の効果】本発明の実施により、ダイオードにサー
ジ電流が流れる際のサージ電流の集中または、Ｔｒのエ
ミッタ部へのサージ電流の集中を生ずることなく、ま
た、Ｔｒのベース抵抗を減少させることにより、ベース
領域中の電圧降下を減少させ前記サージ電流を効果的に
除去することができる。これにより、サージ電流による
ダイオードやトランジスタへの電流集中をなくし、サー
ジによる保護装置自体の破壊の防止、または保護装置に
よって除去しきれなかったサージによる内部回路の破壊
を未然に防止するに効果的な半導体保護装置を提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の断面構造を示す図であ
る。

【図２】本発明の第１実施例の等価回路を示す図であ
る。

【図３】本発明の第１実施例のＮＰＮＴｒのバイアス状
態を示す分布図である。

【図４】本発明の第２実施例の断面構造を示す図であ
る。

【図５】本発明の第２実施例の等価回路を示す図であ
る。

【図６】本発明の第３実施例の断面構造を示す図であ
る。

【図７】本発明の第３実施例の等価回路を示す図であ
る。

【図８】本発明の第３実施例のＮＰＮＴｒのバイアス状
態を示す分布図である。

【図９】本発明の第４実施例の断面構造を示す図であ
る。

【図１０】本発明の第４実施例の等価回路を示す図であ
る。

【図１１】本発明の第５実施例の等価回路を示す図であ
る。

【図１２】本発明の第６実施例の断面構造を示す図であ
る。

【図１３】従来の半導体保護装置の断面構造を示す図で
ある。

【図１４】従来の半導体保護装置の等価回路を示す図で
ある。

【符号の説明】

１…Ｎ型基板２…Ｐ型ウエル３、５、７…Ｐ型領域４、６…Ｎ+型領域８…酸化膜９…層間絶縁膜２０、２１、２３…ダイオード２４…ＮＰＮＴｒ２５…拡散抵抗５０、５１…ダイオード５２…ＮＰＮＴｒ１２０…トレンチ型酸
化膜１００…Ｐウエル１０１、１０２、１０３…Ｎ+
型領域１０５…Ｎ＊型領域１０６…Ｎウエル１１０、１１２、１１４…Ｐ+型領域１１５…Ｐ＊型領域１１６…Ｐウエル１５１…ＮＰＮＴｒ１５２…ＰＮＯＴｒ１５３、１５４…抵抗１５６、１５７…ダイオード１６０、１６１…抵抗１７０…ＮＰＮＴｒ１７１…ＰＮＰＴｒ２０１…Ｎ+型領域２０２…Ｐ+型領域２０３…トレンチ型
酸化膜２０４、２０５、２０６…Ｐ+型領域２０７…Ｐ＊型領域２０８、２０９…Ｐ型ウエル２１０、２１１…Ｎ+型領域２１２…Ｎ＊型領域２１３…Ｎ型ウエル２１４…トレンチ型
酸化膜２５１、２５２…ダイオード２５３…ＮＰＮＴｒ２５４…ＰＮＰＴｒ２５５…ダイオード３５１、３５２、３５３、３５４…ダイオード３５５、３５６…コンデンサ３５７…ＮＰＮＴｒ３５８…ＰＮＰＴｒ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年６月３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】従来の半導体保護装置としては、例えば図
１２、図１３に示すようなものがある。図１２はＮ型基
板に形成された従来の半導体保護装置の断面構造を示す
図、図１３は図１２の等価回路を示す図である。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】まず図１２に基づいて半導体保護装置の断
面構造を説明する。１はＮ型基板であり、Ｎ型基板１の
主面にはＰ+型領域３とＮ+型領域４が形成されている。
さらにＮ型基板１内にはＰ型ウエル２が形成され、Ｐ型
ウエル２主面にはＰ+領域５、７及びＮ+型領域６が形成
されている。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】次に上記の回路構成を図１３を用いて説明
する。入力抵抗２５の一端は入力端子に、他端は内部回
路に接続されている。ダイオード２０のアノードは抵抗
２５に分布定数的に接続し、ダイオード２０のカソード
と、ダイオード２１のカソードはＶ_dd端子に接続されて
いる。ダイオード２３のアノードとダイオード２１のア
ノードはＶ_ss端子に接続され、ダイオード２３のカソー
ドは内部回路に接続されている。ＮＰＮ型バイポーラト
ランジスタ２４のエミッタは内部回路に、ベースはＶ_ss
端子に、コレクタはＶ_dd端子にそれぞれ接続されてい
る。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】次に、従来の半導体保護装置の動作を図１
３に基づいて説明する。半導体装置に印加される静電サ
ージ（以下、単にこれをサージと記す）には、以下に示
すような４つの場合があり、それぞれの場合に対する動
作を示す。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体保護装置にあっては以下に示す問題点があっ
た。すなわち、第１の問題点は、ダイオード２０及びダ
イオード２３をサージ電流が流れる際に、ダイオード２
０では図１２に示すアノード端子（Ｐ+型領域３）の端
部にサージ電流が集中して破壊が生じやすいことであ
る。また、ダイオード２３では図１２に示すカソード端
子（Ｎ+型領域６）の端部にサージ電流が集中して破壊
が生じやすい。特に、ＥＯＳ（ＥＳＤ）等の短時間サー
ジの場合、破壊に至るまでの熱拡散長が小さいため、こ
のエッジへの電流集中の効果は顕著である。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【０００１５】さらに、ＮＰＮ型バイポーラトランジス
タ２４をサージ電流が流れる際に、図１２に示すエミッ
タ部（Ｎ+領域６）の端部に前記サージ電流が集中しこ
のサージ電流によってＮＰＮ型バイポーラトランジスタ
２４が破壊されやすくなる。このような従来構造のトラ
ンジスタの電流集中効果については電子情報通信学会
編、古川静二郎著「半導体デバイス」Ｐ１２３〜Ｐ１２
４に記載されている。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００８０

【補正方法】削除

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００８１

【補正方法】削除

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００８２

【補正方法】削除

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００８３

【補正方法】削除

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００８４

【補正方法】削除

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００８５

【補正方法】削除

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】００８６

【補正方法】削除

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】００８７

【補正方法】削除

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】００８８

【補正方法】削除

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】００８９

【補正方法】削除

【手続補正１７】

【補正対象書類名】明細書

【補正対象項目名】００９０

【補正方法】削除

【手続補正１８】

【補正対象書類名】明細書

【補正対象項目名】００９１

【補正方法】削除

【手続補正１９】

【補正対象書類名】明細書

【補正対象項目名】００９２

【補正方法】削除

【手続補正２０】

【補正対象書類名】明細書

【補正対象項目名】００９３

【補正方法】変更

【補正内容】

【００９３】図１１は本発明の第５実施例の構造を示す
断面図である。本実施例は、第１実施例の変形として、
ダイオード５０もしくはダイオード５１のＰＮ接合端部
とトレンチ酸化膜１２０とが接合せずに間隔を有する構
造の実施例であって、前記ＰＮ接合端部を流れる電流の
遮断作用は完全ではないが、概ね第１実施例に準じた効
果が得られる。これは、例えばＰＮ接合端部を流れる電
流の量が、トレンチ酸化膜１２０に遮られ、Ｐウエル２
の内部を通過することにより減少するためである。ま
た、本実施例の場合、トレンチ酸化膜１２０のような絶
縁物にかえて、例えばＮ−ポリＳｉのような再結晶順位
が多く電気抵抗が高い物質をトレンチ内に形成しても同
様の効果がある。さらに、再結晶順位が多く電気抵抗が
高い物質を用いると、ダイオード５０が順バイアスされ
たときに、伝導度変調が防止されて保護効果がいっそう
顕著に現われる。前記Ｎ-ポリＳｉのほか、Ｎ-アモルフ
ァスＳｉを使用してもよく、またＮ型基板１やＰ型ウェ
ル２にＯ（酸素）をインプラ（イオン注入）して形成し
てもよい。

【手続補正２１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】本発明の第１実施例の断面構造を示す図であ
る。

【図２】本発明の第１実施例の等価回路を示す図であ
る。

【図４】本発明の第２実施例の断面構造を示す図であ
る。

【図５】本発明の第２実施例の等価回路を示す図であ
る。

【図６】本発明の第３実施例の断面構造を示す図であ
る。

【図７】本発明の第３実施例の等価回路を示す図であ
る。

【図９】本発明の第４実施例の断面構造を示す図であ
る。

【図１１】本発明の第６実施例の断面構造を示す図であ
る。

【図１２】従来の半導体保護装置の断面構造を示す図で
ある。

【図１３】従来の半導体保護装置の等価回路を示す図で
ある。

【符号の説明】１…Ｎ型基板２…Ｐ型ウエル３、５、７…Ｐ型領域４、６…Ｎ+型領域８…酸化膜９…層間絶縁膜２０、２１、２３…ダイオード２４…ＮＰＮＴｒ２５…拡散抵抗５０、５１…ダイオード５２…ＮＰＮＴｒ１２０…トレンチ型酸
化膜１００…Ｐウエル１０１、１０２、１０３…Ｎ+
型領域１０５…Ｎ＊型領域１０６…Ｎウエル１１０、１１２、１１４…Ｐ+型領域１１５…Ｐ＊型領域１１６…Ｐウエル１５１…ＮＰＮＴｒ１５２…ＰＮＯＴｒ１５３、１５４…抵抗１５６、１５７…ダイオード１６０、１６１…抵抗１７０…ＮＰＮＴｒ１７１…ＰＮＰＴｒ２０１…Ｎ+型領域２０２…Ｐ+型領域２０３…トレンチ型
酸化膜２０４、２０５、２０６…Ｐ+型領域２０７…Ｐ＊型領域２０８、２０９…Ｐ型ウエル２１０、２１１…Ｎ+型領域２１２…Ｎ＊型領域２１３…Ｎ型ウエル２１４…トレンチ型
酸化膜２５１、２５２…ダイオード２５３…ＮＰＮＴｒ２５４…ＰＮＰＴｒ２５５…ダイオード

【手続補正２２】

【補正対象書類名】図面

【補正対象項目名】図１１

【補正方法】変更

【補正内容】

【図１１】

【手続補正２３】

【補正対象書類名】図面

【補正対象項目名】図１２

【補正方法】変更

【補正内容】

【図１２】

【手続補正２４】

【補正対象書類名】図面

【補正対象項目名】図１３

【補正方法】変更

【補正内容】

【図１３】

【手続補正２５】

【補正対象書類名】図面

【補正対象項目名】図１４

【補正方法】削除

Claims

【特許請求の範囲】

【請求項１】外部からの信号が入力される入力端子と、内部回路に高電位電圧を印加する第１の電源端子と、内部回路に低電位電圧を印加する該２の電源端子と、前記入力端子と前記第１の電源端子との間に接続される
プルアップダイオードもしくはＮＰＮバイポーラトラン
ジスタと、前記入力端子と前記第２の電源端子との間に接続される
プルダウンダイオードもしくはＰＮＰバイポーラトラン
ジスタとを有し、前記プルアップダイオードのＰＮ接合端部もしくは前記
ＮＰＮバイポーラトランジスタのベース・エミッタ間の
ＰＮ接合端部の近傍と、前記プルダウンダイオードのＰ
Ｎ接合端部もしくは前記ＰＮＰバイポーラトランジスタ
のベース・エミッタ間のＰＮ接合端部の近傍とのいずれ
か一方に電気抵抗の高い領域を形成したことを特徴とす
る半導体保護装置。
【請求項２】前記領域は絶縁物から構成され、前記プル
アップダイオードのＰＮ接合端部もしくは前記ＮＰＮバ
イポーラトランジスタのベース・エミッタ間のＰＮ接合
端部に接して形成したことを特徴とする請求項１に記載
の半導体保護装置。
【請求項３】前記領域は、前記ダイオードまたは前記ト
ランジスタが形成された半導体基板またはウェル領域の
主面にトレンチ溝を形成し、該トレンチ溝を絶縁物質で
充填することにより形成するか、もしくは前記主面から
絶縁物原子をイオン注入することにより形成したことを
特徴とする請求項１記載の半導体保護装置。
【請求項４】前記領域は絶縁物から構成され、前記プル
ダウンダイオードのＰＮ接合端部もしくは前記ＰＮＰバ
イポーラトランジスタのベース・エミッタ間のＰＮ接合
端部に接して形成したことを特徴とする請求項１に記載
の半導体保護装置。
【請求項５】外部からの信号が入力される入力端子と、内部回路に高電位電圧を印加する第１の電源端子と、内部回路に低電位電圧を印加する該２の電源端子と、前記入力端子と前記第１の電源端子との間に接続される
プルアップダイオードと、前記入力端子と前記第２の電源端子との間に接続される
プルダウンダイオードとを有し、前記プルアップダイオードもしくはプルダウンダイオー
ドのＰＮ接合端部の近傍に、前記プルアップダイオード
もしくはプルダウンダイオードを形成した半導体もしく
はウェル領域と同じ導電型で再結合順位が多く電気抵抗
が高い半導体領域を形成したことを特徴とする半導体保
護装置。