JPH08511662A

JPH08511662A - 集積回路のためのｓｃｒ静電放電保護

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Publication number: JPH08511662A
Application number: JP7500754A
Authority: JP
Inventors: ロナルドアベリー，レスリー
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-05-21
Filing date: 1994-05-20
Publication date: 1996-12-03
Anticipated expiration: 2014-08-23
Also published as: WO1994028585A1; EP0699346A4; JP2938571B2; EP0699346A1; US5343053A

Abstract

(57)【要約】本発明は、SCRスイッチ（12）と、SCR状態をオン状態にトリガーするためのSCRに並列なツェナーダイオード（14）とを含み、集積回路のための保護回路であり、SCRと直列なツェナーダイオード（16）が、SCRのオン状態すなわちクランピング電圧を制御する。保護回路は、第２の導電型であるウェル領域（34）と、ウェル中に存在し第１の導電型である第１の領域（36）と、基板中においてウェル領域から離れて存在し、第２の導電型である第２の領域とを含む第１の導電型である半導体基板（30）中に形成される。第１の領域と、ウェル領域と、基板および第２の領域は、SCRを形成している。第２の導電型である第３の領域（40）がウェル領域に存在し、第１の領域に接触して第１のツェナーダイオードを形成している。第２の導電型である第４の領域が基板に存在し、ウェル領域に電気的に接続されている。第５の領域（44）が基板中に存在し、第４の領域に接触して第２のツェナーダイオードを形成している。

Description

【発明の詳細な説明】集積回路のためのSCR静電放電保護本発明は、集積回路を静電放電から保護するためのシリコン制御整流器（SCR ）回路に関し、特に、集積回路をESDから保護するための、低トリガ電圧かつ高クランピング電圧のSCR回路に関する。発明の背景集積回路（IC）、特にMOSトランジスタからなる集積回路は、例えば電子機器中の高電圧過渡電流などの静電放電（ESD）による損傷に対して一般に弱い。ある種の機器においては、高電圧過渡電流は100ボルト以上の正および／または負のピークレベルを有することがあり、また数マイクロ秒の期間を有することがある。高電圧静電放電（ESD）過渡電流はまた、使用者が静電帯電すること、例えば摩擦または誘導および機器制御部に触れることなど、によっても起こり得る。 SCRは、寄生的にも意図的にも、ICを保護するために用いられていた。例えば米国特許第4,400,711号、第4,405,933号、第4,631,567号および第4,692,781号を参照のこと。これらのSCR保護構造の大きな利点は、その高エネルギー吸収能力である。しかし、特別な注意を払わない限り、これらは２つの大きな欠点を有している。１つの欠点は、比較的高いトリガ電圧を有していることである。これは、ICの形状寸法が0.8マイクロメータ（μm）レベル以下になるに従って深刻になる。これは、ゲート酸化物欠陥電圧が最低接合ブレイクダウン電圧に近いことに起因する。このことは、ゲート酸化物厚さ、ひいてはブレイクダウン電圧が、装置の形状寸法とともにスケールダウンしてきた一方で、接合ブレイクダウンが必要上高い電圧のままで来たことによる。0.8μｍレベルでは、酸化物ブレイクダウンは最悪の場合10〜12ボルト範囲にあり、「自然トリガ型」SCR は約20〜25ボルトの過渡電流を必要とする。 SCRのもう１つの欠点は、過渡電流が終了後にも「オン」状態のままでいる傾向を有する点である。これは、演算システム中においてSCRがトリガされた時に発生する。SCRへの回路接続が、SCRの保持電流を越える電流を供給することが可能だった場合、過渡電流が終了したときに、導電状態のクランプされた状態に留まる。保護SCRが、公知の外部インタフェースを含む専用（application specifi c）IC（ASIC）の入力／出力（I/O）保護に用いられた場合、SCRを内部／外部電流ソース能力を越える高保持電流を有するように設計することがしばしばあり得る。しかし、SCRがIC電源ピンをESD効果から保護するために意図されている場合、演算回路において保護SCRをトリガすることは、破滅的な結果をもたらすことがある。ICは、ある種の初期のCMOS回路が寄生（parasitic）SCRがトリガされたときに破壊されたように、破壊され得る。従って、SCRが適正に保護装置として機能するためには、最大電源電圧より数ボルトだけ高いトリガ電圧および、最大電源電圧よりかろうじて高い（0.5v〜1. 0v）クランピング電圧を有するSCRを得ることが望ましい。このような装置であれば、プラズマ状態に素早くトリガされ、しかも装置が電源ピンを保護している場合においても、過渡電流終了時にはオフされる。発明の要約本発明は、好ましくはツェナーダイオードであるSCRをオンするための電子トリガ手段を並列に有し、「オン状態」すなわちクランピング電圧を制御するためのツェナーダイオードを更に直列に有しているSCRを含む、ESD保護回路である。本発明はまた、第１の導電型で、かつある面を有する半導体材料基板を含む、 ICのための保護装置である。第２の導電型であるウェル領域が、基板の前記面に存在し、第１の導電型である第１の領域が、面中のウェル領域中に存在する。第２の導電型である第２の領域が基板の前記面に、ウェル領域から離れて存在する。第２の導電型である第３の領域が基板の前記面に存在し、第３の領域は第１の領域に接している。第２の導電型である第４の領域は、基板の前記面に存在し、ウェル領域に電気的に接続されている。第５の領域が、基板の前記面に存在し、第４の領域に接している。第１の領域、ウェル領域、基板および第２の領域はSC Rを形成する。第１の領域および第３の領域は、SCRと直列のツェナーダイオードを形成し、第４の領域および第５の領域は、SCRと並列のツェナーダイオードを形成する。図面の簡単な説明図面において、同様な要素は同じ参照符号を用いて表している。そして、図１は、本発明のSCR保護回路の図である。図２は、他の保護回路の図である。図３は、更に他の保護回路の図である。図４および６〜９は、図２および３に示す回路の様々な形成方法を示す装置断面図である。図５は、図４に示す装置によって形成される回路の図である。図10および11は、図１の回路を形成するための様々な形成方法を示す装置断面図である。図12は、図10および11に示す装置によって形成される回路の図である。図13は、ICの端子間に接続された保護回路の図である。詳細な説明図１において、保護回路10は、SCR12および、SCR12のアノードとゲートとの間に接続された第１のツェナーダイオード14を有している。ダイオード14は、SCR1 2のトリガ電圧を制御することにより、SCR12が「オン」状態になる電圧を制御する。第２のツェナーダイオード16が、SCR12に対して直列になるようにSCR12のカソードに接続されている。ツェナーダイオード16のカソードは、SCR12のカソードに接続され、ツェナーダイオード16のアノードは、第１の端子18に接続されている。抵抗器22が、SCR12のゲートと端子18との間に、ツェナーダイオード14と直列になるように接続されている。SCR12のアノードとツェナーダイオード14のカソードは、第２の端子20に接続されている。ツェナーダイオード16はSCR12の「オン状態」すなわちクランピング電圧を制御する。回路10は、端子18および20が電源ライン24および26に接続された２端子装置である。電源ライン24および26間には、図示しない保護されるべきICが接続されている。図２において、保護回路100は、SCR112と、SCR112に並列に接続された第１のツェナーダイオード114と、SCR112に直列に接続された第２のツェナーダイオード116とを有している。ツェナーダイオード116は、SCR112のアノードと第２の端子120との間に接続され、ツェナーダイオード116のアノードはSCR112のアノードに電気的に接続されている。SCR112のカソードは第１の端子118に接続され、ツェナーダイオード116のカソードは第２の端子120に電気的に接続されている。ツェナーダイオード114はSCR112およびツェナーダイオード116に対して並列であり、ツェナーダイオード114のカソードはツェナーダイオード116のカソードおよび第２の端子120に接続されている。抵抗器122が、ツェナーダイオード114のアノードと、第１の端子118との間に直列に接続されている。抵抗器122とツェナーダイオード114との間の分岐点は、SCR112のゲートに接続されている。保護回路100 も、端子118および120が電源ライン24および26に接続された２端子装置である。図３において、保護回路200は、SCR212と、SCR212に並列に接続された第１のツェナーダイオード214と、SCR212に直列に接続された第２のツェナーダイオード216とを有している。ツェナーダイオード2 16は、SCR212のアノードと第２の端子220との間に接続され、ツェナーダイオード216のアノードはSCR212のアノードに電気的に接続されている。SCR212のカソードは第１の端子218に接続され、ツェナーダイオード216のカソードは第２の端子220に接続されている。ツェナーダイオード214はSCR212に対して並列である。抵抗器221が、ツェナーダイオード214のカソードと、第２の端子220との間に直列に接続されている。抵抗器221とツェナーダイオード214との間の分岐点は、SC R212の第２のゲートに接続されている。抵抗器222が、ツェナーダイオード214のアノードと、第１の端子218との間に直列に接続されている。抵抗器222とツェナーダイオード214との間の分岐点は、SCR212のゲートに接続されている。図４に、基板30中に形成された、シリコン等の半導体材料からなる保護装置を示す。基板30は１つの導電型からなり、Ｐ^-型などに低濃度にドープされ、面32 を有している。基板30の面32には、第２の導電型でＮ^-型などに低濃度にドープされたウェル領域34が存在する。ウェル領域34中には、高ドープでＰ⁺型などのある導電型である第１の領域36が存在する。高ドープでＮ⁺型などの第２の導電型である第２の領域38が基板30の面32上に、ウェル領域34の一方に隣接しているが隔離されている。第１の領域36、ウェル領域34、基板30および第２の領域38は PNPNSCR112を形成している。Ｎ⁺型などの第２の導電型である第３の高導電性領域40が、ウェル領域34中に存在する。第３の領域40は、第１の領域36に接しており、第１の領域36に対して第２の領域38から遠い側に存在する。第３の領域40および第１の領域36は、SCR1 12と直列であるツェナーダイオード114を形成する。Ｎ^-型などの第２の導電型である低濃度にドープされた第４の領域42が、基板3 0の面32に存在する。第４の領域42は、第３の領域40に対して第１領域36とは反対側に存在し、一部はウェル領域34内に、一部はウェル領域34外にある。第４の領域42は第３の領域40と接するように示されているが、第４の領域42は第３の領域40から離れていてもよい。Ｐ⁺型などの第１の導電型である高導電性の第５の領域44が、基板30の面32に存在する。第５の領域44は第４の領域42に接しており、第４の領域42に対して第３の領域40から反対側に存在する。第５の領域44および第４の領域42は、SCR112と並列であるツェナーダイオード116を形成する。Ｐ⁺型などの第１の導電型である高導電性コンタクト領域46が、基板30の面32 に存在する。コンタクト領域46は、第２の領域38に接していても離れていてもよく、基板30へのコンタクトとして機能する。第３の領域40は、第１の端子18に接続され、第２の領域38およびコンタクト領域46は第２の端子20に接続されている。図５に、図４の回路によって形成される回路の図を示す。第１の領域36、ウェル領域34および基板30は、第１の領域36 がエミッタであり、ウェル領域34がベースであり、基板30がコレクタであるPNP トランジスタT1を形成している。ウェル領域34、基板30および第２の領域38は、ウェル領域34がコレクタであり、基板30がベースであり、第２の領域38がエミッタである第２のNPNトランジスタT2を形成している。トランジスタT1およびT2は、相互に接続されてSCR112を形成している。第３の領域40および第１の領域36は、SCR112（トランジスタT1のエミッタ）と端子18との間に直列に接続されたツェナーダイオードZN1を形成している。第４の領域42および第５の領域44は、SCR11 2と並列に、すなわちウェル領域34（トランジスタT1のコレクタおよびトランジスタT2のベース）と基板30（トランジスタT1のベースおよびトランジスタT2のコレクタ）との間に接続された、第２のツェナーダイオードZN2を形成している。基板30の、コンタクト領域46およびウェル領域34の間の部分は、ツェナーダイオードZN2と端子18との間に直列に存在する第１の抵抗器R1を形成している。ウェル領域34の一部は、ツェナーダイオードZN1に対して並列な第２の抵抗器R2を形成している。図６において、本発明によるもう一つの装置は、低濃度にドープされた例えばＰ^-型などのある導電型である半導体材料からなり、面132を有する基板130を含んでいる。Ｎ^-型などの第２の導電型である低濃度にドープされたウェル領域134 が、基板130の面132に存在する。Ｐ⁺型などの第１の導電型である高濃度にドープされた第１の領域136が、面132のウェル領域 134中に存在する。Ｎ⁺型などの第２の導電型である高濃度にドープされた第２の領域138が、基板130の面132に存在するウェル領域134に隣接しているが隔離されている。第１の領域136、ウェル領域134、基板130および第２の領域138はPNPNSC R112を形成している。Ｎ⁺型などの第２の導電型である高濃度にドープされた第３の領域140が、第１の領域136と第２の領域138との間で、ウェル領域134中に存在している。第３の領域140は、第１の領域136に接触し、SCR112と直列のツェナーダイオード116を形成している。Ｎ^-型などの第２の導電型である低濃度にドープされた第４の領域142が、基板130の面132において、第３の領域140と第２の領域138との間に存在する。第４の領域142は、一部はウェル領域134内に、一部は基板130中のウェル領域134外にある。第４の領域142は第３の領域140と接するように示されているが、第３の領域140から離れていてもよい。Ｐ⁺型などの第１の導電型である高導電性の第５の領域144が、基板130の面132において、第４の領域142と第２の領域138との間に存在する。第５の領域144は第４の領域142に接し、SCR12と並列であるツェナーダイオード14を形成している。Ｐ⁺型などの第１の導電型である高導電性コンタクト領域146が、基板130の面132に存在する。コンタクト領域146は、第２の領域138に接していても離れていてもよく、第２の領域138に対してウェル領域134から遠い側に存在する。第３の領域140は、端子120に電気的に接続され、第２の領域138およびコンタクト領域 146は共に端子130に電気的に接続されている。図６に示す装置は、図４に示す装置に関する上記説明とほぼ同様に、図５に示す回路を形成する。第１の領域136、ウェル領域134および基板130は第１のPNPトランジスタT1を形成し、ウェル領域134、基板130および第２の領域138はトランジスタT2を形成する。トランジスタT1およびT2は、互いに接続されてSCR112を形成する。第１の領域136および第３の領域140は、SCR112に直列なツェナーダイオードZN1を形成し、第４の領域142および第５の領域144は、SCRに並列なツェナーダイオードZN2を形成する。図７において、本発明による別の装置は、低濃度にドープされた例えばＰ^-型などのある導電型である半導体材料からなり、面232を有する基板230を含んでいる。Ｎ^-型などの第２の導電型である低濃度にドープされたウェル領域234が、基板２30の面232に存在する。Ｐ⁺型などの第１の導電型である高濃度にドープされた第１の領域236が、ウェル領域234中に存在する。Ｎ⁺型などの第２の導電型である高濃度にドープされた第２の領域238が、基板230の面232に存在している。第２の領域238はウェル領域234に隣接しているが隔離されている。第１の領域23 6、ウェル領域234、基板230および第２の領域238はPNPNSCR112を形成している。Ｎ⁺型などの第２の導電型である高ドープの第３の領域240が、ウェル領域234 中の、第１の領域236に対して第２の領域238から遠い側に存在している。第３の領域240は、第１の領域236に接触し、ツェナーダイオード114を形成している。Ｎ^-型などの第２の導電型である低濃度にドープされた第４の領域242が、ウエル領域234中の、第１の領域236に対して第３の領域238から反対側に存在している。Ｐ⁺型などの第１の導電型である高ドープの第５の領域244が、基板230の面232に存在する。第５の領域244は、一部はウェル領域234内に、一部は基板230中のウェル領域234外にある。第５の領域244は第４の領域242に接し、第２のツェナーダイオード116を形成している。第４の領域242は第１の領域236と接するように示されているが、２つの領域は互いに離れていてもよい。Ｐ⁺型などの第１の導電型である高導電性コンタクト領域246が、基板230の面232に存在する。コンタクト領域246は、第２の領域238に隣接しても離れていてもよく、第２の領域238に対してウェル領域23 4から遠い側に存在する。第３の領域240は、端子220に電気的に接続され、第２の領域238およびコンタクト領域246は共に端子218に電気的に接続されている。図７に示す装置は、図４および６に示す装置に関して上記説明したのとほぼ同様に、図５に示す回路を形成する。第１の領域236、ウェル領域234および基板23 0はPNPトランジスタT1を形成し、ウェル領域234、基板230および第２の領域238 はトランジスタT2を形成する。トランジスタT1とT2は、SCR112を形成するように電気的に接続されている。第１の領域236および第３の領域240は、ツェナーダイオードZN1を形成し、第４の領域242および第５の領域244は、ツェナーダイオードZN 2を形成する。図８において、本発明による更に別の装置は、低濃度にドープされた例えばＰ^- 型などのある導電型である半導体材料からなり、面332を有する基板330を含んでいる。Ｎ^-型などの第２の導電型である低濃度にドープされたウェル領域334が、基板330の面332に存在する。Ｐ⁺型などの第１の導電型である高ドープの第１の領域336が、ウェル領域334中に存在する。Ｎ⁺型などの第２の導電型である高ドープされた第２の領域338が、基板330の面332に存在している。第２の領域338 は、ウェル領域334と隣接しているが隔離されている。第１の領域336、ウェル領域334、基板330および第２の領域338はSCR112を形成している。Ｎ⁺型などの第２の導電型である高ドープの第３の領域340が、ウェル領域334 中に存在している。第３の領域340は、第１の領域336に対して第２の領域338の反対側に存在している。第３の領域340は、第１の領域336に接触し、ツェナーダイオード116を形成している。Ｎ^-型などの第２の導電型である低濃度にドープされた第４の領域342が、基板330の面332に存在する。第４の領域342は、第１の領域336と第２の領域338との間において、一部はウェル領域334内に、一部はウェル領域334外にある。Ｐ⁺型などの第１の導電型である高ドープの第５の領域344 が、基板330の面332に存在する。第５の領域344は、第４の領域342と第２の領域 338との間に存在する。第５の領域344は第４の領域342に接し、ツェナーダイオード114を形成している。第４の領域342は第１の領域336と接するように示されているが、第１の領域336から離れていてもよい。コンタクト領域346が、基板330の面332に、第２の領域338に隣接して存在しており、第２の領域338に接していても離れていてもよい。第３の領域340は、端子320に電気的に接続され、第２の領域338およびコンタクト領域346は共に端子318に接続されている。図８に示す装置は、図４、６および７に示す装置と同様に、図５に示す回路を形成する。第１の領域336、ウェル領域334および基板330はPNPトランジスタT1を形成し、ウェル領域334、基板330および第２の領域338はNPNトランジスタT2を形成する。２つのトランジスタT1およびT2は、接続されてSCR112を形成する。第１の領域336および第３の領域340は、ツェナーダイオードZN1を形成し、第４の領域342および第５の領域344は、ツェナーダイオードZN2を形成する。図９において、本発明による別の装置は、低濃度にドープされた例えばＰ^-型などのある導電型である半導体材料からなり、面432を有する基板430を含んでいる。Ｎ^-型などの第２の導電型である低濃度にドープされたウェル領域434が、基板430の面432に存在する。Ｐ⁺型などの第１の導電型である高濃度にドープされた第１の領域436が、ウェル領域434中かつ面432に存在する。Ｎ⁺型などの第２の導電型である高濃度にドープされた第２の領域438が、基板430の面432において、ウェル領域434から離れて存在している。第１の領域436、ウェル領域434、基板430および第２の領域438はSCR112を形成している。Ｎ⁺型などの第２の導電型である高導電性の第３の領域440が、ウェル領域434 中に、第１の領域436に対して第２の領域438から遠い側に存在する。第３の領域 440は、第１の領域436に接触し、ツェナーダイオード116を形成している。Ｎ^-型などの第２の導電型である低濃度にドープされた第４の領域442が、基板430の面 432において、ウェル領域434と第２の領域438との間に存在する。Ｐ⁺型などの第１の導電型である高濃度にドープされた第５の領域444が、基板430の面432の、第４の領域442と第２の領域438との間に存在する。第５の領域444は、第４の領域442に接し、ツェナーダイオード114を形成している。Ｎ⁺型などの第２の導電型である高ドープの第６の領域448が、基板430中第４の領域442と第１の領域436 との間に存在する。第６の領域448は、第４の領域442に接し、面432に沿ってウェル領域434中に延びている。第６の領域448は、ツェナーダイオード114の一端へのコンタクトとして機能する。Ｐ⁺型などの第１の導電型である高ドープのコンタクト領域４46が、基板430中において第２の領域438に対してウェル領域436 の反対側に存在している。図９に示す装置は、図４および６〜８に示す装置と同様に、図５に示す回路を形成する。第１の領域436、ウェル領域434および基板430はPNPトランジスタT1を形成し、ウェル領域434、基板430および第２の領域438はNPNトランジスタT2を形成する。２つのトランジスタT1およびT2は、接続されてSCR112を形成する。第１の領域436および第３の領域440は、ツェナーダイオードZN1を形成し、第６の領域4 48、第４の領域442および第５の領域444は、ツェナーダイオードZN2を形成する。端子420は第３の領域440に接続され、端子418は第２の領域438およびコンタクト領域446の両方に接続されている。図４および６〜９に示す装置は全て、図２および３に示すようにSCR112のアノードに接続された直列ツェナーダイオード116を有している。図１に示すようにS CR12のカソードに接続された直列ツェナーダイオードを有する装置を、図10および11に示す。図10において、本発明による装置は、例えばＰ^-型などのある導電型である半導体材料からなり、面52を有する基板50を含んでいる。ウェル領域54が、基板50 の面52に存在する。ウェル領域54は、Ｎ^-型などの第２の導電型に低濃度にドープされている。Ｐ⁺型などの第１の導電型である高ドープされた第１の領域56が、ウェル領域54に存在する。Ｎ⁺型などの第２の導電型である高ドープの第２の領域58が、基板50の面52において、ウェル領域54から離れて存在している。第１の領域56、ウェル領域54、基板50および第２の領域58は図１に示すようなSCR12 を形成している。Ｎ⁺型などの第２の導電型である高ドープのコンタクト領域60が、ウェル領域5 4中、第１の領域56に対して第２の領域58から反対側に存在する。Ｎ^-型などの第２の導電型である低濃度にドープされた補助領域62が、ウェル領域54中のコンタクト領域60の真下に接触して存在する。Ｐ⁺型などの第１の導電型である高ドープされた第３の領域64 が、基板50の面52において、第２の領域58とウェル領域54との間に存在する。ｎ^- 型などの第２の導電型である低濃度にドープされた第４の領域66が、基板50の面52に存在する。第４の領域66は、第３の領域64から、面52に沿ってウェル領域 54中に延びている。第４の領域66は、第３の領域64に接し、ツェナーダイオード 14を形成している。Ｎ⁺型などの第２の導電型である高導電性補助第４領域68が、第４領域66中に存在し、面52に沿ってウェル領域54と基板50との間の接合を越えて延びているが、第３の領域64に接触はしない。Ｐ⁺型などの第１の導電型である高導電性の第５の領域70が、基板50の面52において、第２の領域58に対してウェル領域54から離れた側に存在している。第５の領域70は、第２の領域58に接し、ツェナーダイオード16を形成している。第５の領域70はまた、基板50へのコンタクトを形成している。端子18が第１の領域56およびコンタクト領域60の両方に接続され、端子20はコンタクト領域70に接続されている。図12に、図10の装置によって形成される装置を示す。第１の領域56、ウェル領域54および基板50はPNPトランジスタT3を形成し、ウェル領域54、基板50および第２の領域58はNPNトランジスタT4を形成する。２つのトランジスタT3およびT4 は、SCR12を形成する。第４の領域66および第３の領域64は、ツェナーダイオードZN3を形成し、第２の領域58および第５の領域70は、ツェナーダイオードZN4を形成する。抵抗器R3がウェル領域54中の、コンタクト領域60と第４の領域66との間に形成される。抵抗器R4が基板50中に形成される。図11において、保護装置は、低濃度にドープされた例えばＰ^-型などのある導電型である半導体材料からなり、面152を有する基板150を含んでいる。Ｎ^-型などの第２の導電型である第１のウェル領域154が、基板150の面152に存在する。Ｐ⁺型などの第１の導電型である高ドープの第１の領域156が、ウェル領域154中に存在する。Ｎ^-型などの第２の導電型である低濃度にドープされた第２のウェル領域172が、基板150の面152において、第１のウェル領域154から離れて存在している。Ｎ⁺型などの第２の導電型である高ドープの第２の領域158が、第２のウェル領域172中に存在し、面152に沿って第１のウェル領域154方向へ、第２のウェル領域172と基板150との間の接合を越えて延びている。第１の領域156、ウェル領域154、基板150および第２の領域158はSCR12を形成している。Ｎ⁺型などの第２の導電型である高ドープのコンタクト領域160が、ウェル領域 154中、第１の領域156に対して第２の領域158から遠い側に存在する。Ｐ⁺型などの第１の導電型である高導電性の第３の領域164が、基板150の面152において、第２の領域158と第１のウェル領域154との間に存在する。Ｎ^-型などの第２の導電型である低濃度にドープされた第４の領域166が、基板150において、第３の領域164と第１のウェル領域1 54との間に存在する。第４の領域166は、第３の領域164に接触し、ツェナーダイオード14を形成している。高ドープの補助第４領域168が、基板150において第４の領域166に対して第３の領域164から遠い側に存在している。補助第４領域168 は、第４の領域166に接し、面152に沿って第１のウェル領域154中に延びている。Ｐ⁺型などの第１の導電型である高ドープの第５の領域170が、第２のウェル領域172中において第２の領域158に対して第１のウェル領域154から遠い側に存在している。第５の領域170は、第２の領域158に接し、ツェナーダイオード16を形成している。第５の領域170も、面152に沿って基板150中に延び、基板150へのコンタクトを形成している。端子120が第１の領域156およびコンタクト領域160の両方に接続され、端子118が第５の領域170に接続されている。図11に示す装置も、図12に示す回路を形成する。第１の領域156、第１のウェル領域154および基板150はPNPトランジスタT3を形成し、第１のウェル領域154、基板150および第２の領域158はNPNトランジスタT4を形成する。２つのトランジスタT3およびT4は、接続されてSCR12を形成する。第３の領域１64および第４の領域166は、ツェナーダイオードZN3を形成し、第２の領域158および第５の領域1 70は、ツェナーダイオードZN4を形成する。図12において、回路は、端子18と20の間に接続されているICと共に以下のように動作する。静電放電によって供給されるような電圧スパイクが発生すると、電流がまず抵抗器R3、ツェナーダイオードZN3および抵抗器R4に渡って流れる。これにより、トリガ動作が発生し、トランジスタT3が導通し始める。トランジスタT3のコレクタ電流はトリガリング電流を増加させ、トランジスタT4をオンするために十分な電圧を抵抗器R4を介して発生させる。トランジスタT4のベース電圧は、ツェナーダイオードZN4にかかる電圧と、トランジスタT3のベース−エミッタ電流（VBE）との和に等しい。トランジスタT4が導通するとき、ベース電流がトランジスタT3に供給され、トランジスタT4へのベース電流を更に増加させる。２つのトランジスタT3およびT4が飽和するまで、再生が起こる。このとき、端子20は、典型的には約１ボルトである２つのトランジスタT3とT4のオン電圧とツェナーダイオードZN4にかかる電圧との和に等しい電圧にクランプされる。このように、ツェナーダイオードZN4は、SCR12を形成する２つのトランジスタのオン状態における電圧を増加させるように動作する。静電放電によって発生された電流は、このようにしてSCR1 2およびツェナーダイオードZN4を通過し、保護装置に接続されたICの損傷を防ぐ。この保護回路の利点は、電源電圧を少量、すなわち１〜２ボルト上回る電圧にクランプすることによって、ICの電源供給時にSCRがトリガされた場合におけるI Cの損傷を防ぐことである。このように、望ましくない電圧スパイクが起こったときにSCRをオン状態にトリガするためのツェナーダイオードおよび、SCRをオン状態にクランピングするための別のツェナーダイオードを有する、ICのためのSCR保護回路が供給される。SCRは、回路の電源電圧を１〜２ボルトだけ上回る電圧において、オン状態にクランピングされることによって、ICの損傷を防ぐ。図13は、第１の端子404および第２の端子406を有するIC402が、本発明の保護回路408によって保護される１つの構成例を示す。本実施例において、端子404は、電源電圧VDDの第１の極性を有する端子であってよく、端子406は、典型的には接地電位である基準電圧VSSの供給端子である。また端子404は、電源電圧端子の代わりに信号入力／出力端子であってもよく、ESD保護を要する任意の端子または入力／出力配線に接続され得る。第１の端子18および第２の端子20を有する保護回路408が、端子404および406が接続されているのと同じ各ライン４10および4 12に、すなわちIC402に並列に接続されている。保護回路408は、このように過渡電流電圧に反応してオンされ、上記ICの損傷しきい値電圧よりも低い電圧で過渡エネルギーを接地電位などの基準電位源に導通させることにより、IC402を保護する。保護回路408は、典型的にはIC402とおなじ半導体基板上に形成される。これらの保護回路は、周知のCMOSまたはBiCMOS技術を、設計（definition）のための標準的なフォトリソグラフィーおよびエッチング工程、およびドープ領域を形成するためのイオン注入とともに用いることによって製造され得る。例えば、図４に示す装置の場合、Ｎ^-型ウェル領域34は、CMOS回路のＮ^-型ウェル領域と同時に形成される。Ｐ⁺型である第１の領域 36、第５の領域44、およびコンタクト領域46は、CMOS ICのＰ⁺型のソースおよびドレイン領域と同時に形成され、Ｎ⁺型である第２の領域38および第３の領域40 は、CMOS ICのＮ⁺型のソースおよびドレイン領域と同時に形成される。Ｎ^-型の第４の領域42は、CMOS ICのＮ^-型拡張ドレイン領域（LDD）と同時に形成される。本発明の他の形態の保護回路の各領域は、CMOS ICの形成時に同様に形成される。図４〜８、10および11に示す各保護装置において、Ｐ^-型基板は典型的にはシリコンであり、約10¹⁵不純物/cm³の典型ドーピング濃度を有する。Ｎ⁺型およびＰ⁺型領域の各々は、約２×10²⁰不純物/cm³の典型ドーピング濃度を有する。Ｎ^-型領域は、約８×10¹⁶不純物/cm³の典型ドーピング濃度を有する。ツェナーダイオードを形成するＮ^-型領域は、約４×10¹⁸不純物/cm³の典型ドーピング濃度を有する。典型的には、ホウ素がＰ型ドーパントとして用いられ、リンおよび／または砒素がＮ型ドーパントとて用いられる。当業者は本発明の様々な変形を想達し得る。例えば、実施例は特定の導電型について説明したが、相対的な導電型が同じである限り逆の導電型を用いてもよい。ツェナーダイオードを包含する領域の導電型は、その他の領域の導電型を保ったままで逆にし得ることが理解されるべきである。同様な変形が、本発明の精神および範疇、ならびに付記の請求項中に収まる。

Claims

【特許請求の範囲】１．集積回路のための保護回路であって、クランピング電圧を有するシリコン制御整流器（SCR）と、該SCRに並列に電気的に接続された、該SCRをオン状態にトリガするための電子トリガ手段と、該SCRに直列に電気的に接続され、該SCRの該クランピング電圧を制御する第１のツェナーダイオードとを有する回路。２．前記電子トリガ手段は、前記SCRに並列に電気的に接続された第２のツェナーダイオードを有する請求項１に記載の回路。３．前記SCRは、第１の端子に電気的に結合されたカソードおよび、第２の端子に電気的に結合されたアノードを有しており、前記第１のツェナーダイオードが前記SCRの該カソードと該第１の端子との間に電気的に結合されている請求項２に記載の回路。４．前記第１のツェナーダイオードが、前記SCRの前記カソードに電気的に結合されたカソードおよび前記第１の端子に電気的に結合されたアノードを有している請求項３に記載の回路。５．前記第２のツェナーダイオードと前記第１の端子との間に直列に電気的に結合された抵抗器をさらに有しており、該第２のツェナーダイオードが、前記SCRの前記アノードおよび前記第２の端子に電気的に結合されたカソードおよび、該SCRのゲートに電気的に結合されたアノードを有している、請求項４に記載の回路。６．前記第１のツェナーダイオードが、前記SCRの前記アノードと前記第２の端子との間に電気的に結合されており、該第１のツェナーダイオードが、該SCRの該アノードに電気的に結合されたアノードおよび該第２の端子に電気的に結合されたカソードを有しており、前記第２のツェナーダイオードが、該第２の端子に電気的に結合されたカソードおよび前記第１の端子に電気的に結合されたアノードを有している請求項３に記載の回路。７．集積回路のための保護装置であって、ある導電型で、１つの面を有する半導体材料からなる基板と、該基板の該面に位置し、該基板とは反対の導電型であるウェル領域であって、基板と接合するウェル領域と、該ある導電型であり、該ウェル領域の該面に位置する第１の領域であって、対向する１対の端部を有している第１の領域と、該反対の導電型であり、該基板の該面に位置する第２の領域であって、該ウェル領域から離れている第２の領域と、該反対の導電型であり、該基板の該面に位置する第３の領域であって、一方が該第１の領域に接している対向する１対の端部を有している第３の領域と、該反対の導電型であり、該基板の該面に位置する該ウェル領域に電気的に接合された第４の領域であって、対向する１対の端部を有している第４の領域と、該基板の該面に位置する第５の領域であって、該第４の領域に接している第５の領域とを有しており、該第１の領域、該ウェル領域、該基板および該第２の領域がSCRを形成し、該第１の領域および該第３の領域が該SCRと直列であるツェナーダイオードを形成し、該第４の領域および該第５の領域が該SCRと並列であるツェナーダイオードを形成している保護装置。８．前記基板の前記面中において前記第２の領域に隣接して設けられ、前記ある導電型であるコンタクト領域と、該コンタクト領域および該第２の領域に電気的に接合された第１の端子と、前記第３の領域に電気的に接合された第２の端子とを更に有する請求項７に記載の装置。９．第１および第２の端子を有する集積回路と、各々が該端子の一方に接続された第１および第２の電極を有する保護回路とを有する構造体であって、該保護回路は、クランピング電圧を有するシリコン制御整流器（SCR）と、該SCRに並列に電気的に接続された、該SCRをオン状態にトリガするための電子トリガ手段と、該SCRに直列に電気的に接続され、該SCRの該クランピング電圧を制御する第１のツェナーダイオードとを有する回路である、構造体。 10．前記電子トリガ手段は、前記SCRに並列に電気的に接続された第２のツェナーダイオードを有しており、該SCRは、第１の端子に電気的に結合されたカソードおよび、第２の端子に電気的に結合されたアノードを有しており、前記第１のツェナーダイオードが該SCRの該カソードと該第１の端子との間に電気的に結合され、該SCRの該カソードに電気的に結合されたカソードおよび該第１の端子に電気的に結合されたアノードを有しており、該第２のツェナーダイオードが、該SCRの該アノードおよび該第２の端子に電気的に結合されたカソードおよび、該SCRのゲートに電気的に結合されたアノードを有しており、抵抗器が、該第２のツェナーダイオードと該第１の端子との間に直列に電気的に結合されている、請求項９に記載の構造体。 11．前記第１のツェナーダイオードが、前記SCRの前記アノードと前記第２の端子との間に電気的に結合されており、該第１のツェナーダイオードが、該SCRの該アノードに電気的に結合されたアノードおよび該第２の端子に電気的に結合されたカソードを有しており、前記第２のツェナーダイオードが、該第２の端子に電気的に結合されたカソードおよび前記第１の端子に電気的に結合されたアノードを有している請求項９に記載の構造体。