JP2008130994A - 静電保護回路 - Google Patents

Abstract

【課題】製造後にトリガ電圧の値を調整できる静電保護回路を提供する。
【解決手段】放電回路部１１、トリガ回路部１２Ａ、及びトリガ制御回路部１３から構成され、放電回路部１１は、半導体装置の所定のノードに接続されており、この所定のノードにサージ電圧が印加された際に放電を行う。トリガ回路部１２Ａは、放電回路部１１をトリガして放電回路部１１における放電動作を開始させる。トリガ制御回路部１３は、トリガ回路部１２Ａが放電回路部１１における放電動作を開始させる際のトリガ電圧の値を調整する。
【選択図】 図１

Description

この発明は、サージ等による過大電流が半導体装置の内部回路に流れ込むのを防止するために使用される静電保護回路に関する。

半導体集積回路等の半導体装置には、サージ等による過大電流から内部回路を保護するために静電保護回路（以下、ＥＳＤ保護回路と称する）が設けられている。

ＥＳＤ保護回路には種々の構造のものが提案されており、ダイオードやＭＯＳトランジスタにより内部回路を保護するものが広く使用されている。しかし、半導体装置の高集積化や低電圧化に伴って、ダイオードやＭＯＳトランジスタでは十分な保護が行えなくなり、サイリスタ（ＳＣＲ）を保護素子として使用するＥＳＤ保護回路が、例えば特許文献１で提案されている。サイリスタは高速なスイッチング動作が可能であり、かつ大電流を流すことができ、しかも破壊に対して強いことから、サイリスタを使用したＥＳＤ保護回路は高性能で保護能力が高い、という優れた特性を有する。サージ印加時に、サイリスタがオンして、サージ等による過大電流から内部回路を保護する動作が開始される電圧は一般にトリガ電圧と呼ばれる。

特許文献１に記載されているＥＳＤ保護回路では、トリガ電圧の値が設計段階で決定されてしまい、製造後は調整することはできない。さらに、ある用途に使用する場合、ＥＳＤ保護回路の保護動作を全く行わせない必要があるが、特許文献１に記載されているＥＳＤ保護回路ではこのような動作を行わせることはできない。
特表２００４−５３１０５５号公報

この発明は上記のような事情を考慮してなされたものであり、その目的は、製造後においてもトリガ電圧の値を調整することができる静電保護回路を提供することである。

この発明の静電保護回路は、半導体装置の所定のノードに接続され、この所定のノードにサージ電圧が印加された際に放電を行う放電回路部と、上記放電回路部をトリガして上記放電回路部における放電動作を開始させるトリガ回路部と、上記トリガ回路部が上記放電回路部における放電動作を開始させる際のトリガ電圧の値を調整するトリガ制御回路部を具備したことを特徴とする。

この発明の静電保護回路は、半導体装置の所定のノードに接続され、この所定のノードにサージ電圧が印加された際に放電を行う放電回路部と、上記放電回路部をトリガして上記放電回路部における放電動作を開始させ、上記放電回路部における放電動作を開始させる際のトリガ電圧の値が固定されたトリガ回路部と、上記トリガ回路部のトリガ電圧の値にかかわらずに上記放電回路部における放電動作を禁止する放電制御回路部を具備したことを特徴とする。

この発明によれば、製造後においてもトリガ電圧の値を調整することができる静電保護回路を提供することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、この発明の静電保護回路（ＥＳＤ保護回路）の第１の実施形態による構成を示すブロック図である。第１の実施形態のＥＳＤ保護回路は、放電回路部１１、トリガ回路部１２Ａ、及びトリガ制御回路部１３から構成される。放電回路部１１は、半導体装置の所定のノードに接続されており、この所定のノードにサージ電圧が印加された際に放電を行う。トリガ回路部１２Ａは、放電回路部１１をトリガして放電回路部１１における放電動作を開始させる。さらに、トリガ制御回路部１３は、トリガ回路部１２Ａが放電回路部１１における放電動作を開始させる際のトリガ電圧の値を調整する。

第１の実施形態のＥＳＤ保護回路よれば、半導体装置に組み込まれて製造された後であっても、放電回路部１１における放電動作を開始させる際のトリガ電圧の値を、トリガ制御回路部１３により調整できる。さらに、トリガ制御回路部１３におけるトリガ電圧の値が十分に大きくなるように調整することで、放電回路部１１における放電動作を全く行わせないようにすることもできる。すなわち、ＥＳＤ保護回路としての保護動作を全く行わせないようにもできる。

＜第２の実施形態＞
図２は、この発明のＥＳＤ保護回路の第２の実施形態による構成を示すブロック図である。第２の実施形態のＥＳＤ保護回路は、放電回路部１１、トリガ回路部１２Ｂ、及び放電制御回路部１４から構成される。放電回路部１１は、第１の実施形態のものと同様に、半導体装置の所定のノードに接続され、この所定のノードにサージ電圧が印加された際に放電を行う。トリガ回路部１２Ｂは、放電回路部１１をトリガして放電回路部１１における放電動作を開始させるが、第１の実施形態のものと異なる点は、放電回路部１１における放電動作を開始させる際のトリガ電圧の値が固定されていることである。放電制御回路部１４は、放電回路部１１が放電動作を開始する際の放電開始電圧の値を調整する。

第２の実施形態のＥＳＤ保護回路よれば、半導体装置に組み込まれて製造された後であっても、トリガ回路部１２Ｂによるトリガ後に、実際に放電回路部１１で放電動作を開始させる際の放電開始電圧の値を、放電制御回路部１４により調整できる。さらに、放電回路部１１における放電開始電圧の値が十分に大きくなるように、放電制御回路部１４により調整することで、放電回路部１１における放電動作を全く行わせないようにすることもできる。すなわち、ＥＳＤ保護回路としての保護動作を全く行わせないようにもできる。

＜第１の実施形態の第１の具体例＞
次に、第１、第２の実施形態のＥＳＤ保護回路の具体例について以下に詳述する。

図３は、第１の実施形態の第１の具体例に係るＥＳＤ保護回路の回路図である。放電回路部１１は、半導体装置の所定のノード、例えば電源電圧の供給ノード２１と基準電圧ＶＳＳ（接地電圧）の供給ノードとの間に電流通路が挿入されたサイリスタ２２を有している。図中、サイリスタ２２は、ＰＮＰ型のバイポーラトランジスタ２３とＮＰＮ型のバイポーラトランジスタ２４の組み合わせからなる等価回路によって示されている。しかし、実質的にサイリスタが構成されるようなものであれば、図示のように２個のバイポーラトランジスタによって構成されていなくともよい。トランジスタ２３のベースはトランジスタ２４のコレクタに接続されており、トランジスタ２３のコレクタはトランジスタ２４のベースに接続されている。また、トランジスタ２３のエミッタとトランジスタ２３のコレクタ及びトランジスタ２４のエミッタ間がサイリスタ２２の電流通路となり、トランジスタ２３のベース及びトランジスタ２４のコレクタの共通ノードがサイリスタ２２の制御電極となる。

さらに、放電回路部１１は、サイリスタ２２の他に複数個のダイオード２５と抵抗２６を有する。複数個のダイオード２５はそれぞれアノード側を電源電圧の供給ノード２１に向けて、電源電圧の供給ノード２１とサイリスタ２２との間、具体的にはトランジスタ２３のエミッタとの間に直列接続されている。抵抗２６は、サイリスタ２２、具体的にはトランジスタ２３のコレクタとトランジスタ２４のベースとの共通接続ノードと基準電圧ＶＳＳの供給ノードとの間に接続されている。

トリガ回路部１２Ａは、サイリスタ２２の制御電極、つまりトランジスタ２３のベース及びトランジスタ２４のコレクタの共通ノードと基準電圧ＶＳＳのノードとの間に挿入された複数個のダイオード２７を有している。これら複数個のダイオード２７は、それぞれカソード側を基準電圧ＶＳＳの供給ノードに向けて直列に接続されている。

トリガ制御回路部１３は、トリガ回路部１２Ａ内の複数個のダイオード２７と基準電圧ＶＳＳのノードとの間にソース・ドレイン間の電流通路が接続されているＰチャネルのＭＯＳトランジスタ２８を有する。ＭＯＳトランジスタ２８のゲートは制御電圧Ｖcontが供給される制御端子２９に接続されている。さらに、トリガ制御回路部１３は、ＭＯＳトランジスタ２８の他にゲート保護回路３０及び抵抗３１を有する。ゲート保護回路３０は、端子２９に印加されるサージからＭＯＳトランジスタ２８のゲート破壊を防止するために設けられており、正極性サージ用の保護回路３２及び負極性サージ用のダイオード３３から構成されている。また、抵抗３１は、制御端子２９が電位的にフローティングにされているときに、ＭＯＳトランジスタ２８のゲートを基準電圧に設定して、ＭＯＳトランジスタ２８をオンさせるためのものであり、例えば数１０乃至数百ＭΩ程度の高抵抗が使用される。

図３のＥＳＤ保護回路において、半導体装置がＥＳＤストレスに晒される可能性のある状態、つまり放置状態の場合、制御端子２９は電位的にフローティング状態になっている。このとき、ＭＯＳトランジスタ２８は、ゲートが抵抗３１を介して接地電圧のノードに接続されているので、オン可能にされている。ここで、放電回路部１１内で直列接続されているダイオード２５の数をｎ個、トリガ回路部１２Ａ内で直列接続されているダイオード２７の数をｍ個とし、各ダイオード２５の順方向降下電圧をＶｆ、トランジスタ２３のエミッタ・ベース間電圧をＶbe(23)とすると、トリガ回路部１２Ａのトリガ電圧は（ｎ＋ｍ）＊Ｖｆ＋Ｖbe(23)（＝Ｖtrg）で与えられる。

放置状態のときに電源電圧の供給ノード２１にサージが印加され、その値が上記トリガ電圧Ｖtrgを超えると、トリガ回路部１２Ａによって放電回路部１１がトリガされ、サイリスタ２２がオンし、サージが放電回路部１１によって放電され、サージが基準電圧ＶＳＳのノードに逃がされる。

次に、半導体装置に電源電圧を供給して動作させる場合について説明する。半導体装置を動作させる場合、制御端子２９に制御電圧Ｖcontを供給する。制御電圧Ｖcontを供給する場合に、トリガ制御回路部１３内のＭＯＳトランジスタ２８として低耐圧のものを使用する場合と、高耐圧のものを使用する場合の２通りがある。低耐圧のＭＯＳトランジスタ２８を使用する場合、制御端子２９に供給する制御電圧Ｖcontの値をそれ程高くすることはできない。制御端子２９に制御電圧Ｖcontを供給したときのトリガ回路部１２Ａのトリガ電圧は、ＭＯＳトランジスタ２８のしきい値電圧の絶対値をＶthとすると、（Ｖtrg＋Ｖth＋Ｖcont）で与えられる。すなわち、制御電圧Ｖcontを供給することにより、制御端子２９がフローティング状態のときと比べて、トリガ回路部１２Ａのトリガ電圧は（Ｖth＋Ｖcont）だけ上昇する。すなわち、トリガ電圧の値は、制御端子２９に供給する制御電圧Ｖcontの値に応じて自由に調整できる。また、制御端子２９を半導体装置の外部端子として取り出すようにすれば、トリガ電圧の値を外部から調整できるようになる。

一方、ＭＯＳトランジスタ２８として高耐圧のものを使用した場合について説明する。高耐圧のものを使用すると、制御端子２９には電源電圧の供給ノード２１に供給される電源電圧に近い値の電圧を供給することができる。例えば、制御端子２９をノード２１に接続して、制御電圧Ｖcontとしてノード２１に供給される電圧を供給すれば、放電回路部１１は如何なる場合でもトリガ回路部１２Ａによってトリガされることがなくなる。すなわち、この場合には、ＥＳＤ保護回路の保護動作を全く行わせないことができ、電源電圧の供給ノード２１に供給された電源電圧を半導体装置内の他の回路部に常時、供給することができる。

＜第１の実施形態の第２の具体例＞
図４は、第１の実施形態の第２の具体例に係るＥＳＤ保護回路の回路図である。このＥＳＤ保護回路は、図３に示すＥＳＤ保護回路と比べて、放電回路部１１及びトリガ回路部１２Ａの構成は同じであり、トリガ制御回路部１３の構成が一部異なる。従って、図３と異なる点についてのみ以下に説明する。

図３に示すトリガ制御回路部１３ではＰチャネルのＭＯＳトランジスタ２８を用いていたが、この第２の具体例ではＰＮＰ型のバイポーラトランジスタ３４を用いている。また、これに伴って、先のゲート保護回路３０の代わりにベース保護回路３０Ａが設けられている。ベース保護回路３０Ａは、制御端子２９に印加されるサージからバイポーラトランジスタ３４の破壊を防止するために設けられており、正極性サージ用の保護回路３２及び負極性サージ用のダイオード３３から構成されている。

第２の具体例では、制御端子２９に制御電圧Ｖcontを供給したときのトリガ回路部１２Ａのトリガ電圧は、バイポーラトランジスタ３４のエミッタ・ベース間電圧をＶbe(34)とすると、（Ｖtrg＋Ｖbe(34)＋Ｖcont）で与えられる。すなわち、本具体例においても、トリガ電圧の値は、制御端子２９に供給する制御電圧Ｖcontの値に応じて自由に調整できる。

一般に、ＭＯＳトランジスタに比べてバイポーラトランジスタは容易に高耐圧化が可能なので、特に、ＥＳＤ保護回路の保護動作を全く行わせないようにする場合に好適である。

＜第２の実施形態の具体例＞
図５は、第２の実施形態の具体例に係るＥＳＤ保護回路の回路図である。放電回路部１１は、半導体装置の所定のノード、例えば電源電圧の供給ノード２１と基準電圧ＶＳＳ（接地電圧）の供給ノードとの間に電流通路が挿入されたサイリスタ２２を有している。図３、図４と同様に、サイリスタ２２は、ＰＮＰ型のバイポーラトランジスタ２３とＮＰＮ型のバイポーラトランジスタ２４とからなる等価回路によって示されている。しかし、実質的にサイリスタが構成されるようなものであれば、図示のように２個のバイポーラトランジスタによって構成されていなくともよい。さらに、図３、図４と同様に、放電回路部１１は、サイリスタ２２の他に複数個のダイオード２５と抵抗２６を有する。

さらに、トリガ回路部１２Ｂは、図３、図４と同様に、複数個のダイオード２７を有している。図３、図４の場合とは異なり、これら複数個のダイオード２７は、それぞれカソードを基準電圧ＶＳＳの供給ノード側に向けて、サイリスタ２２の制御電極、つまりトランジスタ２３のベース及びトランジスタ２４のコレクタの共通ノードと基準電圧ＶＳＳのノードとの間に直列に接続されている。

放電制御回路部１４は、放電回路部１１内のサイリスタ２２の電流通路に対して電流通路が直列に挿入されたバイポーラトランジスタ３５を有する。具体的には、バイポーラトランジスタ３５のエミッタ・コレクタ間からなる電流通路は、サイリスタ２２を構成するバイポーラトランジスタ２４のエミッタと基準電圧ＶＳＳの供給ノードとの間に接続されている。バイポーラトランジスタ３５のベースは制御電圧Ｖcontが供給される制御端子２９に接続されている。さらに、放電制御回路部１４は、バイポーラトランジスタ３５の他にベース保護回路３０Ａ及び抵抗３１を有する。ベース保護回路３０Ａは、制御端子２９に印加されるサージからバイポーラトランジスタ３５の破壊を防止するために設けられており、正極性サージ用の保護回路３２及び負極性サージ用のダイオード３３から構成されている。抵抗３１は、制御端子２９が電位的にフローティングにされているときに、バイポーラトランジスタ３５のベースを基準電圧に設定して、バイポーラトランジスタ３５をオンさせるためのものである。

図５のＥＳＤ保護回路において、半導体装置がＥＳＤストレスに晒される可能性のある状態、つまり放置状態の場合、制御端子２９は電位的にフローティング状態になっている。このとき、バイポーラトランジスタ３５は、ベースが抵抗３１を介して接地電圧のノードに接続されているので、オン可能である。ここで、放電回路部１１内で直列接続されているダイオード２５の数をｎ個、トリガ回路部１２Ｂ内で直列接続されているダイオード２７の数をｍ個とし、各ダイオード２５の順方向降下電圧をＶｆ、トランジスタ２３のエミッタ・ベース間電圧をＶbe(23)とすると、トリガ回路部１２Ｂのトリガ電圧は（ｎ＋ｍ）＊Ｖｆ＋Ｖbe(23)（＝Ｖtrg）で与えられる。すなわち、トリガ回路部１２Ｂのトリガ電圧の値はＶtrgに固定されている。

放置状態のときに電源電圧の供給ノード２１にサージが印加され、その値が上記トリガ電圧Ｖtrgを超えると、トリガ回路部１２Ｂによって放電回路部１１がトリガされ、サイリスタ２２がオンし、サージが放電回路部１１によって放電され、サージが基準電圧ＶＳＳのノードに逃がされる。

次に、半導体装置に電源電圧を供給し、動作させる場合について説明する。半導体装置を動作させる場合、図３、図４に示す回路と同様に、制御端子２９に供給する制御電圧Ｖcontの値を変えてトリガ電圧の値を調整する場合と、制御端子２９をノード２１に接続してＥＳＤ保護回路としての保護動作を全く行わせない場合の両方がある。後者の場合、制御端子２９をノード２１に接続して、制御電圧Ｖcontとしてノード２１に供給される電圧を供給する。このようにすれば、放電制御回路部１４内のバイポーラトランジスタ３５は如何なる場合でもオンすることがなく、サイリスタ２２を構成するバイポーラトランジスタ２４も如何なる場合でもオンすることがない。よって、トリガ回路部１２Ｂのトリガ電圧の値にかかわらずに、放電制御回路部１４により放電回路部１１における放電動作が禁止される。すなわち、この場合には、ＥＳＤ保護回路の保護動作を全く行わせないことができ、電源電圧の供給ノード２１に供給された電源電圧を半導体装置内の他の回路部に常時、供給することができる。

前者の場合、ノード２１にサージ電圧が印加されてトリガ回路部１２Ｂのトリガ電圧を超えると、放電回路部１１がトリガされる。しかし、放電回路部１１が放電動作を開始するか否かは、制御端子２９に供給される制御電圧Ｖcontの値によって決定される。この場合、放電回路部１１が放電動作を開始するトリガ電圧Ｖtrgは、トランジスタ２４がオン状態のときのコレクタ・エミッタ間電圧を０と仮定すると、次の（１）式で与えられる。

Ｖtrg＝Ｖb(22)＋Ｖbe(35)＋Ｖcont… … （１）
Ｖb(22)はトランジスタ２２のベース電圧、Ｖbe(35)はトランジスタ３５のベース・エミッタ間電圧であり、Ｖb(22)はノード２１の電圧をＶ(21)とすると、次の（２）式で与えられる。

Ｖb(22)＝ｍ＊Ｖｆ／（ｎ＊Ｖｆ＋Ｖbe(23)＋ｍ＊Ｖｆ）＊Ｖ(21)… … （２）
すなわち、トリガ電圧の値は、制御端子２９に供給する制御電圧Ｖcontの値に応じて自由に調整できる。また、制御端子２９を半導体装置の外部端子として取り出すようにすれば、トリガ電圧の値を外部から調整できるようになる。

図６は、図３、図４中のゲート保護回路３０、あるいは図５中のベース保護回路３０Ａとして使用される保護回路の具体的な回路の一例を示している。これらの保護回路は、制御端子２９に正極性のサージが印加された際に、このサージを逃がす機能を有するものであればどのような構成のものでも使用することができる。図６に示した保護回路はその一例であり、例えば先の特許文献１に記載されているものである。すなわち、この保護回路は、サイリスタ４１と、制御端子２９とサイリスタ４１との間に直列に接続された複数個のダイオード４２と、サイリスタ４１の制御電極と接地電圧ＶＳＳのノードとの間に直列に接続された複数個のダイオード４３などで構成されている。

この保護回路は、制御端子２９にサージが印加され、制御端子２９の電圧が、ダイオード４２、４３の順方向降下電圧、サイリスタ４１を構成するバイポーラトランジスタのエミッタ・ベース間電圧によって決定されるトリガ電圧を超えると、サイリスタ４１がオンし、サージが逃がされる。

＜応用例＞
次に、本発明の応用例について説明する。

半導体装置では、製造後に回路設定の変更を行う等の目的で不可逆変化回路が使用される。図７は、この不可逆変化回路５０の一例を示す回路図である。図７において、５１はＭＯＳトランジスタからなる不可逆変化素子であり、５２はこの不可逆変化素子を選択するスイッチ用のＭＯＳトランジスタである。プログラム時に、不可逆変化素子５１のゲートに高電圧のプログラム電圧ＶＰＧが供給される。選択すべき不可逆変化素子５１に接続されているスイッチ用のＭＯＳトランジスタ５２のゲートに選択信号ＳＥＬが供給されると、不可逆変化素子５１のゲート・基板間にプログラム電圧ＶＰＧが印加され、不可逆変化素子５１のゲートが破壊される。不可逆変化素子５１からのデータ読み出し時には、ゲートの破壊／非破壊状態が１／０の２値データとして読み出され、半導体装置製造後の設定変更データとして使用される。

上記したように、プログラム時は、不可逆変化素子に高電圧のプログラム電圧ＶＰＧを供給する必要がある。このようなプログラム電圧ＶＰＧは、通常、図８に示すように高電圧発生回路６０を用いて生成される。すなわち、図８は高電圧発生回路を使用したプログラム回路の一例を示している。高電圧発生回路６０は、電源電圧ＶＤＤを昇圧してプログラム電圧ＶＰＧを生成する。プログラム電圧ＶＰＧは多数の不可逆変化回路５０に供給される。また、電源電圧ＶＤＤの端子に印加されるサージから高電圧発生回路６０、及び不可逆変化回路５０を保護するために、ＥＳＤ保護回路７０が電源電圧ＶＤＤの端子に接続される。ＥＳＤ保護回路７０は、保護動作を開始するトリガ電圧が固定されている従来タイプのものである。

集積回路化した場合、図８中の高電圧発生回路６０は非常に大きな面積を占有する。また、高電圧発生回路６０の特性変動により、不可逆変化素子のプログラム状態が大きく変動する。従って、高電圧発生回路６０はなるべく使用しないことが望ましい。そこで、図８から高電圧発生回路６０を取り除き、電源電圧ＶＤＤの代わりにプログラム電圧ＶＰＧをＥＳＤ保護回路７０及び複数の不可逆変化回路５０に直接供給することが考えられる。すると以下のような新たな問題が発生する。

不可逆変化回路５０内の不可逆変化素子は、高電圧のプログラム電圧ＶＰＧが供給されると、ゲート破壊が起こり、プログラムされる。従って、通常動作時、プログラムを行う場合には、プログラム電圧ＶＰＧを電源端子に供給する必要がある。一方、放置状態のときは、電源端子にＶＰＧ以上のサージが印加されることがある。従って、ＥＳＤ保護回路７０では、トリガ電圧の値をより低く設定しておかなければならない。しかし、トリガ電圧の値がプログラム電圧ＶＰＧよりも低く設定されていると、不可逆変化素子にプログラム電圧ＶＰＧが加わる前にＥＳＤ保護回路７０がトリガされ、ＥＳＤ保護回路７０の保護動作が開始されてしまい、不可逆変化素子のプログラムができなくなってしまう。特に、プログラム電圧ＶＰＧがある範囲で任意の値を選べるような場合には、プログラムできなくなる可能性が非常に高くなる。従って、従来タイプのＥＳＤ保護回路を使用する場合は、不可逆変化素子の保護と、プログラム時にプログラム電圧ＶＰＧを不可逆変化素子に供給するという２つのことを両立することができず、高電圧発生回路は必須となる。

これに対し、図９は本発明のＥＳＤ保護回路を不可逆変化素子の保護に使用した応用例回路のブロック構成を示している。各不可逆変化回路５０は、図７に示すようにＭＯＳトランジスタからなる不可逆変化素子５１とスイッチ用のＭＯＳトランジスタ５２とから構成されている。ＥＳＤ保護回路８０は、先に説明したように、制御端子２９に供給される制御電圧Ｖcontに応じてトリガ電圧の値が調整できる第１あるいは第２の実施の形態に係るＥＳＤ保護回路である。ＥＳＤ保護回路８０の電源電圧の供給ノード２１は、不可逆変化回路５０をプログラムする際にプログラム電圧ＶＰＧが供給される電源端子に接続されている。

図９の回路において、放置状態のときにプログラム電圧ＶＰＧが供給される電源端子にサージが印加され、その値がＥＳＤ保護回路８０のトリガ電圧を超えると、ＥＳＤ保護回路８０が保護動作を開始し、ＶＰＧが供給される電源端子に印加されたサージがＥＳＤ保護回路８０を介して接地電圧ＶＳＳのノードに逃がされる。

一方、回路にプログラム電圧ＶＰＧを供給して、不可逆変化回路５０をプログラムする場合には、制御端子２９をノード２１に接続して、制御電圧Ｖcontとしてノード２１に供給される電圧を供給する。このようにすれば、先に説明したようにＥＳＤ保護回路８０における放電動作が禁止される。すなわち、この場合には、ＥＳＤ保護回路の保護動作を行わせないことができ、プログラム電圧ＶＰＧを不可逆変化回路５０に供給することができる。

この発明のＥＳＤ保護回路の第１の実施形態による構成を示すブロック図。 この発明のＥＳＤ保護回路の第２の実施形態による構成を示すブロック図。 第１の実施形態の第１の具体例に係るＥＳＤ保護回路の回路図。 第１の実施形態の第２の具体例に係るＥＳＤ保護回路の回路図。 第２の実施形態の具体例に係るＥＳＤ保護回路の回路図。 図３、図４、及び図５中の保護回路の一具体例を示す回路図。 不可逆変化回路の一例を示す回路図。 高電圧発生回路を使用したプログラム回路の一例を示す回路図。 本発明の応用例に係るプログラム回路の一例を示す回路図。

符号の説明

１１…放電回路部、１２Ａ，１２Ｂ…トリガ回路部、１３…トリガ制御回路部、１４…放電制御回路部、２２…サイリスタ、２５，２７…ダイオード、２８…ＭＯＳトランジスタ、２９…制御端子、３０…ゲート保護回路、３０Ａ…ベース保護回路、３４，３５…バイポーラトランジスタ。

Claims (5)

1. 半導体装置の所定のノードに接続され、この所定のノードにサージ電圧が印加された際に放電を行う放電回路部と、
   上記放電回路部をトリガして上記放電回路部における放電動作を開始させるトリガ回路部と、
   上記トリガ回路部が上記放電回路部における放電動作を開始させる際のトリガ電圧の値を調整するトリガ制御回路部
   を具備したことを特徴とする静電保護回路。
2. 前記放電回路部は、前記所定のノードと基準電圧のノードとの間に電流通路が挿入されたサイリスタを有し、
   前記トリガ回路部は、前記サイリスタの制御電極と前記基準電圧のノードとの間に挿入された複数個のダイオードを有し、
   前記トリガ制御回路部は、前記ダイオードと前記基準電圧のノードとの間に電流通路が挿入され、ゲートに制御電圧が供給されるＭＯＳトランジスタを有することを特徴とする請求項１記載の静電保護回路。
3. 前記放電回路部は、前記所定のノードと基準電圧のノードとの間に電流通路が挿入されたサイリスタを有し、
   前記トリガ回路部は、前記サイリスタの制御電極と前記基準電圧のノードとの間に挿入された複数個のダイオードを有し、
   前記トリガ制御回路部は、前記ダイオードと前記基準電圧のノードとの間に電流通路が挿入され、ベースに制御電圧が供給されるバイポーラトランジスタを有することを特徴とする請求項１記載の静電保護回路。
4. 半導体装置の所定のノードに接続され、この所定のノードにサージ電圧が印加された際に放電を行う放電回路部と、
   上記放電回路部をトリガして上記放電回路部における放電動作を開始させ、上記放電回路部における放電動作を開始させる際のトリガ電圧の値が固定されたトリガ回路部と、
   上記トリガ回路部のトリガ電圧の値にかかわらずに上記放電回路部における放電動作を禁止する放電制御回路部
   を具備したことを特徴とする静電保護回路。
5. 前記放電回路部は、前記所定のノードと基準電圧のノードとの間に電流通路が挿入されたサイリスタを有し、
   前記トリガ回路部は、前記サイリスタの制御電極と前記基準電圧のノードとの間に接続された複数個のダイオードを有し、
   前記放電制御回路部は、前記サイリスタの電流通路に対して電流通路が直列に挿入され、ベースに制御電圧が供給されるバイポーラトランジスタを有することを特徴とする請求項４記載の静電保護回路。

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