JP2008502136A - 静電放電保護回路 - Google Patents

Abstract

プログラム可能なポリシリコンフューズのような繊細な回路を有する集積回路が提供される。静電放電イベントの存在下において、繊細な回路がダメージと望ましくないプログラミングとを被らないように保護する静電放電（ＥＳＤ）保護回路が提供される。静電放電保護回路は、ＥＳＤ信号にさらされたときに、繊細な回路にわたる電圧レベルを最大電圧に制限し、繊細な回路から離れて電流を汲み上げる電力ＥＳＤデバイスを有し得る。静電放電保護回路はまた、最大電圧が繊細な回路にわたって印加されたときに電流が繊細な回路を流れないようにするのに役立つＥＳＤマージン回路をも含み得る。

Description

本出願は、２００４年６月３日に出願された米国特許出願第１０／８６１，６０４号の利益を主張する。

（発明の背景）
本発明は、例えばフューズのような集積回路の回路コンポーネントを静電放電に起因するダメージから保護するための回路に関する。

集積回路は、しばしば帯電に起因するダメージに潜在的にさらされている。例えば、集積回路のウェハは、製造中に電荷にさらされ得る。そのような電荷は、プラズマエッチング技術または荷電粒子を生成するその他のプロセスによって発生し得る。別の例と同様に、パッケージ化された集積回路は、製造者が不慮に（ｉｎａｄｖｅｒｔｅｎｔｌｙ）回路パッケージ上の露出したピンに触るとき、あるいは、トレイ内でのパッケージの移動によってパッケージが静電気的に充電されるときに、帯電にさらされ得る。

これらの帯電は、繊細な（ｓｅｎｓｉｔｉｖｅ）回路にダメージを与え得る。例えば、トランジスタまたは集積回路上のその他の電気的なデバイスは、過剰な電流にさらされるときにダメージを被り得る。

いくつかの集積回路は、プログラム可能なフューズまたはアンチフューズを有する。フューズおよびアンチフューズは、例えば、欠陥のある回路の代わりに冗長回路を選択的にスイッチするように用いられ得る。フューズおよびアンチフューズはまた、集積回路上に情報（例えば、秘密鍵、シリアル番号、等）を格納するように用いられ得る。望ましくない電流にさらされる場合、集積回路上のフューズまたはアンチフューズは、不慮にプログラムされ得る。フューズまたはアンチフューズの不慮のプログラミングは、回路を動作不能にし得る。

このため、帯電による有害な影響から集積回路を保護することが望ましくあり得る。

（発明の要約）
静電放電（ＥＳＤ；ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）イベントの間にダメージを被り得る繊細な回路を有する集積回路が提供される。繊細な回路は、例えば過剰電流によるダメージを被り得るトランジスタのような繊細な電子デバイスを含み得るか、あるいは、例えばその状態がＥＳＤイベントの間に不慮に変化し得るプログラム可能なフューズまたはアンチフューズのようなデバイスを含み得る。

ＥＳＤイベントの間に繊細な回路を保護するために、静電放電保護回路が提供される。静電放電保護回路は、繊細な回路にわたる電圧のレベルを最大電圧に制限し、繊細な回路から離れて電流を汲み上げる電力ＥＳＤデバイスを含み得る。静電放電保護回路はまた、ＥＳＤマージン回路をも含み得る。ＥＳＤマージン回路は、最大電圧が繊細な回路にわたって印加されたときでさえも、電流が繊細な回路を流れないことを保証するのに役立ち得る。

電力ＥＳＤデバイスは、別のＮＭＯＳトランジスタによってソフトグラウンドバイアス（ｓｏｆｔ−ｇｒｏｕｎｄ ｂｉａｓ）が提供されるｎ−チャネル酸化金属半導体（ＮＭＯＳ）のトランジスタに基づき得る。ＥＳＤマージン回路は、繊細な回路に直列に接続されたｐ−チャネル酸化金属半導体（ＰＭＯＳ）の集積回路に基づき得る。

本発明のさらなる特徴、ならびに本発明の性質および様々な利点は、添付の図面と以下に続く好ましい実施形態に関する詳細な記述から、さらに理解され得る。

（好ましい実施形態の詳細な記述）
集積回路は、しばしば帯電にさらされる。例えば、人間が不慮に集積回路のピンに触った場合、集積回路内のデバイスは、人間の肌を介して帯電にさらされ得る。帯電はまた、集積回路が製造されている際、または、出荷の間にも発生し得る。

静電放電イベントの間に発生する大電流は、集積回路上の回路にダメージを与え得る。さらに、電気的にプログラム可能なエレメント、例えば、プログラム可能なフューズまたはアンチフューズは、不慮に不適切な状態をセットし得る。

本発明は、静電放電の望ましくない影響から集積回路を保護する方法に関する。特に、本発明は、繊細なデバイスが望ましくない高電流にさらされないようにする回路に関する。本発明は、任意の適切な集積回路のコンポーネント、例えば、トランジスタ、ダイオード、抵抗、キャパシタ、等を保護するように用いられ得る。本発明はまた、例えばプログラム可能なフューズやアンチフューズのようなプログラム可能なデバイスが、不慮のプログラミングへと誘導し得る信号にさらされないように用いられ得る。明確化のため、本発明は、ポリシリコンのフューズを望ましくないプログラミング動作から保護する静電放電保護回路の文脈でしばしば記述され得る。しかしながらこのことは、単に例示のために過ぎない。本発明の静電放電保護の配置は、必要に応じて、その他任意の繊細な回路を保護するようにも用いられ得る。

プログラム可能なフューズおよびアンチフューズは、集積回路に関する様々なアプリケーションに用いられる。例えば、プログラム可能なロジックデバイスは、デバイス上の適切なフューズまたはアンチフューズをプログラムすることによってカスタマイズされるロジックを有し得る。フューズおよびアンチフューズはまた、集積回路の製造プロセス中に、冗長回路を所定の位置に永久的に切り換えることにより、回復可能な欠陥を修繕するようにも用いられ得る。必要に応じ、例えば抵抗のような特定の電気的なデバイスの値は、フューズまたはアンチフューズをプログラムすることにより、カスタマイズされ得る。フューズまたはアンチフューズを用いることにより、例えば秘密鍵、シリアル番号等の情報を集積回路上の格納することが、しばしば所望され得る。

レーザプログラマブルフューズ（Ｌａｓｅｒ−ｐｒｏｇｒａｍｍａｂｌｅ ｆｕｓｅ）は、アルミニウムの相互接続を有する集積回路にしばしば用いられる。このタイプの配置を用いると、ポリシリコンおよびアルミニウムのフューズは、適切なフューズ上に正確に位置あわせされたレーザビームを焦点あわせすることにより、飛ばされ（ｂｌｏｗ−ｏｐｅｎ）得る。各フューズは直列にプログラムされなければならないため、レーザプログラミングプロセスは、長くなり得る。レーザベースのシステムに用いられるプログラミング装置もまた、複雑で高価であり得る。

レーザベースのプログラミング装置に対する必要性が排除され、プログラミングのスピードがだんだんと速くなり得るため、電気的にプログラム可能なフューズおよびアンチフューズは、魅力的であり得る。しかしながら、電気的にプログラム可能なフューズは、望ましくない静電放電イベントの間に発生する電圧に起因する不慮のプログラミングの対象となる。

静電放電イベントは、「人体モデル（ｈｕｍａｎ ｂｏｄｙ ｍｏｄｅｌ）」と「帯電したデバイスのモデル（ｃｈａｒｇｅｄ ｄｅｖｉｃｅ ｍｏｄｅｌ）」とを用いることにより、分類され得る。両タイプのイベントに対する典型的な放電時間は、ナノ秒単位かそれよりも短くあり得、潜在的な大電流とダメージを与える電流とを集積回路内に誘導し得る。

人体モデル（ＨＢＭ；ｈｕｍａｎ ｂｏｄｙ ｍｏｄｅｌ）は、人間またはその他の帯電した対象物から集積回路に電荷が移動することによって発生する静電放電のシナリオに当てはまる。このタイプの状況は、例えば、パッケージ化された集積回路の電源とグラウンドピンとを人間が同時に触るときに発生し得る。静電放電として発生する電流は、集積回路の内部回路を介して放電される。２つの例示的なＨＢＭシナリオでの時間に対する静電放電電流のグラフは、図１に示されている。実線１０は、電源とグラウンドピンとの間を正の電流がどのように流れ得るのかを示している。破線１２は、電源とグラウンドピンとの間を負の電流がどのように流れ得るのかを示している。

帯電したデバイスのモデル（ＣＤＭ；ｃｈａｒｇｅｄ ｄｅｖｉｃｅ ｍｏｄｅｌ）は、集積回路の内部で発生した電荷が回路から放出されるような状況に当てはまる。このシナリオは、例えば、集積回路がトレイ内で取り扱われるときに発生し得る。通常の取り扱いの間のトレイに対する集積回路の動きは、正または負の電荷を集積回路上に発生し得る。集積回路の回路がグラウンド電位のソースとは対照的に配置されるとき（例えば、人間が集積回路上のピンにさわるとき）、集積回路上の正または負の電荷は放電する。図２に示されているように、結果として生じる信号は、ＬＲＣ効果により、共鳴（ｒｉｎｇ）し得る。正の内部電圧を発生する回路に関連する放電電流は、実線１４に示されている。負の内部電圧を発生する回路に関連する放電電流は、破線１６に示されている。

一般に、集積回路は、図１および図２に示されているいずれかの信号にされされ得る。ロバストな静電放電保護回路は、静電放電イベントの間にどの特定のタイプの信号が生成されるかに関わらず、集積回路におけるダメージから保護し得る。

従来の静電放電（ＥＳＤ）保護回路１８は、図３に示されている。図３の配置において、繊細な回路２０は、集積回路のピン２２と集積回路のピン２４との間に接続される。静電放電回路保護回路１８は、ｎ−チャネル酸化金属半導体（ＮＭＯＳ）トランジスタ２６および２８を有する。トランジスタ２６および２８は、静電放電イベントの間に過剰電流を遮断することによって回路２０を保護しようとする回路を形成する。

図３の回路は、いくつかの状況では満足に動作し得ない。例えば、集積回路の内部に大きな正の電圧が発生するＣＤＭシナリオを考えると、上記電圧は、その後にグラウンドピンを介して放電される。たとえトランジスタ２８がオンになり、回路上のフューズに対して電流を遮断する場合でさえも、大きな正の電圧は、ＮＭＯＳフューズプログラミングトランジスタを、そのソースが接地されている場合に、オンにし得る。これにより、トランジスタ２８が電流を伝導する場合でさえも、電流は、フューズを流れ得る。

本発明にしたがうと、例えばポリシリコンのフューズのような繊細な回路エレメントさえも保護するのに十分なロバスト性を有する静電放電保護回路が提供される。静電放電保護回路は、ＨＢＭおよびＣＤＭの両シナリオにおいて、正および負の電流に対して静電保護を提供する。

例示的なポリシリコンフューズ３０の断面は、図４ａに示されている。フューズ３０は、基板３６上において直線またはその他の適切な構造にパターン化されるポリシリコン３４の層を有する。典型的に、ポリシリコン３４は、ケイ化物の層３２で被覆される。プログラミング信号は、端子３８および３９を介することにより、ケイ化されたポリシリコンのフューズ３０に印加され得る。プログラミング信号が端子３８および３９に印加されるとき、フューズ３０を電流が流れる。実質的にすべての電流がポリシリコン３４よりもむしろケイ化物３２を流れるようにするために、ケイ化物３２は、ポリシリコン３４よりも顕著に伝導性が高い。

十分に大きな電流密度がケイ化物の層３２に発生するとき、例えばエレクトロマイグレーション（ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）のような効果は、図４ｂに示されているようなギャップ４１を形成する。ケイ化物の層におけるギャップは、フューズ３０の抵抗を顕著に増大させる。この高抵抗状態において、フューズ３０は、「プログラムされている（ｐｒｏｇｒａｍｍｅｄ）」と呼称される。

プログラムの間、フューズ３０の抵抗は、数桁単位またはそれ以上で増加し得る。集積回路上のセンシング回路は、各フューズ３０の抵抗を検知し、各フューズの測定された抵抗を対応するデジタルロジック信号に変換し得る。例えば、センシング回路は、各プログラムされたフューズに対してロジック高を生成し、各プログラムされていないフューズに対してロジック低を生成し得る。高および低のロジック信号は、集積回路上のその他の回路によって（例えば、フューズの状態に基づいて様々なデジタルロジック機能を実行するように）用いられ得る。

例えば図４ａおよび図４ｂのポリシリコンのフューズのような回路エレメントは、非常に繊細である。典型的なポリシリコンフューズは、０．１ｍｓから１０ｍｓの間に１０ｍＡから５０ｍＡの電流を印加することにより、プログラムされ得る。これらのような繊細な回路エレメントを用いるとき、集積回路内に望ましくない電流および電圧を発生させないようにすることは、特に重要である。過剰な電圧および電流は、結果として、フューズ（またはアンチフューズ）の不慮のプログラミングをもたらすか、あるいは、これらの過剰な電圧および電流がＥＳＤイベントの間の短い時間のみに存在する場合でさえも、その他の繊細な回路エレメントにダメージを与え得る。

本発明にしたがうと、フューズまたはアンチフューズの不慮のプログラミングを防ぐことが可能であってその他の繊細な回路を保護することが可能な静電放電保護回路が提供される。例示的な静電放電保護回路４０は、図５に示されている。回路４０は、電力静電放電デバイス４４と、静電放電マージン回路４２とを含む。図５の例において、回路４０は、フューズ回路５６におけるフューズを保護するように用いられる。このことは、単に例示のために過ぎない。回路４０は、必要に応じて、アンチフューズまたは集積回路上のその他の繊細な回路を保護するように用いられ得る。

ＥＳＤ回路４２は、ライン４０において、Ｖｃｃ（例えば、１．２Ｖのコアロジック電源レベル）の電圧信号を受信し、ライン５２に示されているように、Ｖｓｓｐｄのグラウンド信号を受信し得る。

電力ＥＳＤデバイス４４は、導電性の経路６２および６４により、正の電源のピン４６（Ｖｃｃｐｄ）とグラウンド電源のピン４８（Ｖｓｓｐｄ）との間に接続される。通常動作の間、ピン４６および４８は、例えば３．３Ｖおよび０Ｖの電圧を信号をそれぞれ供給し得る。ＥＳＤ回路４２は、３．３Ｖの信号をピン４６からライン５４へと印加する。この正の電源信号は、各フューズ回路５６に印加される。制御回路６０は、制御ライン５８を用いることにより、フューズ回路５６におけるフューズを選択的にプログラムするように用いられる。例えば、図５の中段のフューズをプログラムすることが所望される場合、対応する中段のライン５８は、一瞬のうちに活性化され、これにより、中段のフューズ回路５６におけるフューズにプログラミング電流を印加し、そのフューズをプログラムされていない状態からプログラムされた状態に変化させる。

典型的に、コアロジック電源のレベルＶｃｃは、集積回路上の入力／出力（Ｉ／Ｏ）回路に用いられる電源レベルよりも顕著に低い。複数のＩ／Ｏ回路は、これらの回路は高電圧で動作する外部のコンポーネントとインターフェースを取る必要があるために、およそ３．３Ｖの電圧（例えば、Ｖｃｃｐｄのような電圧）が印加され得る。一般に、コアロジックは、低電圧（例えば、およそ１．２Ｖの）で動作し、電力消費を低減する。例えば、ロジックコアの一部として実装され得る制御回路６０は、１．２Ｖで動作し得る。結果として、制御回路６０によって生成され、ライン５８に選択的に印加される制御信号は、Ｖｓｓｐｄのロジック低（０Ｖ）からＶｃｃのロジック高（１．２Ｖ）の間を変動する電圧で生成され得る。

本明細書に記述されている特定の電圧レベルは、単に例示のために過ぎない。例えば、プロセス技術が進展すると、ロジックコアに用いられる電圧のレベルは、低下することが期待される。Ｉ／Ｏ電源のレベルはまた、将来において低下し得る。一般に、任意の適切な電圧が用いられ得る。回路４０に関連して記述された３．３Ｖおよび１．２Ｖの電圧は、例として用いられている。

ＨＢＭの条件下において、正または負の電圧は、ピン４６および４８にわたって印加され得る。この状況は、例えば、人間が不慮にピン４６および４８にタッチするときに発生し得る。ＣＤＭ条件下において、正または負の電圧は、図５の内部コンポーネント上に発生し得、上記電圧は、その後、ピンが接地されるときに、放電され得る。例えば、内部の静電電位は、人間がピン４８に不慮にタッチするとき、あるいは、ピン４８が接地された実験室の作業台等に接触して配置されているときに、ピン４８を介することにより放電され得る。

ＥＳＤ保護回路４０は、図５の回路が望ましくないＥＳＤイベントにさらされているときでさえも、いずれのフューズ回路５６にも電流が流れないようにし得る。電力ＥＳＤデバイス４４は、過剰電流に対する短絡分流器（ｓｈｕｎｔ）として振舞い得る。ＥＳＤにさらされているときに電流がデバイス４４を通過するため、電流は、フューズ回路５６を流れないようにされ得る。ＥＳＤ回路４２は、図３に示されているタイプの従来のＥＳＤ回路配置においては入手することができない特別な安全マージンを提供する。ＥＳＤ回路４２によって提供されるマージンは、潜在的にダメージを与える任意の電流がセンシング回路を流れる前に、電力ＥＳＤデバイス４４がオンになって電流を伝導することを保証するのに役立ち得る。このようにして、電流は、すべてのＨＢＭおよびＣＤＭ条件下において、フューズ回路５６を流れないようにされ得る。図３に示されているタイプの従来の配置では、トランジスタ２６および２８によって提供されるＥＳＤ保護は、電流がセンシング回路を流れることを適切に防止されないため、特定のＥＳＤ条件下では、機能しなくなり得る。

一般に、任意の適切な電力ＥＳＤデバイス４４およびＥＳＤマージン回路４２は、ＥＳＤ回路４０において用いられ得る。典型的な近代型の集積回路は、酸化金属半導体（ＭＯＳ）トランジスタ、例えば、ｎ−チャネルＭＯＳ（ＮＭＯＳ）およびｐ−チャネルＭＯＳ（ＰＭＯＳ）トランジスタを用いることにより、製造され得る。このため、回路４０ならびにデバイス４４および４２は、明確化のため、ＭＯＳデバイスの文脈で記述され得る。ＭＯＳデバイスは、絶縁体上シリコン（ＳＯＩ；ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板、シリコン基板、その他の半導体から形成された基板等を含む、任意の適切な基板上に形成され得る。ＥＳＤ回路４４は、必要に応じて、バイポーラ接合トランジスタ（ＢＪＴ；ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）またはその他の適切な電気的なデバイスを用いることにより、形成され得る。

電力ＥＳＤデバイス４４およびＥＳＤマージン回路４２がＭＯＳ技術に基づいている場合、デバイス４４およびＥＳＤマージン回路４２は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、または、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの組み合わせを含み得る。任意の適切な回路配置は、分流する電流と、回路４４および４２のマージン機能とを提供するように用いられ得る。回路４４および４２に用いられ得る例示的な回路配置は、図６に示されている。

図６に示されているように、電力ＥＳＤデバイス４４（しばしばＥＳＤ分流デバイスと呼称される）は、ＮＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２とを含み得る。現在の例において、例えばトランジスタＴ１やトランジスタＴ２のようなＮＭＯＳトランジスタの閾値電圧は、０．４Ｖであり、回路内のＰＭＯＳトランジスタは、約ー０．４Ｖの閾値電圧を有し得る。

トランジスタＴ２のゲート（Ｇ）およびトランジスタＴ１のドレイン（Ｄ）は、経路６２により、正の電源のピン４６に接続され得る。トランジスタＴ１およびＴ２のソース（Ｓ）は、経路６４により、グラウンド電源のピン４８に接続され得る。トランジスタＴ１の基板端子（ＳＵＢ；ｓｕｂｓｔｒａｔｅ ｔｅｒｍｉｎａｌ）もまた、ピン４８に接続され得る。トランジスタＴ２は、トランジスタＴ１のゲートに「ソフトグラウンド（ｓｏｆｔ ｇｒｏｕｎｄ）」バイアスを提供する。トランジスタＴ２のゲート上の電圧が高い（例えば、３．３Ｖ）とき、トランジスタＴ１の閾値電圧が超過され、これにより、トランジスタＴ２がオンにされる。Ｔ２がオンのとき、そのソース端子とドレイン端子との間には、低い抵抗が存在し得る。このことは、トランジスタＴ１のグラウンドピン４８とゲートＧとの間に高伝導性の経路を形成し得る。この方法でＴ１のゲートにグラウンド電位Ｖｓｓｐｄを印加すると、ライン６２上における電圧が高いときにはいつでも、トランジスタＴ１はオフにされる。

ＥＳＤマージン回路４２は、ＮＭＯＳトランジスタＴ３とＰＭＯＳトランジスタＴ４とを有し得る。トランジスタＴ４の基板端子およびトランジスタＴ４のドレイン端子は、正の電源のピン４６に接続され得る。トランジスタＴ４のソースは、ライン５４に接続され得る。トランジスタＴ４のゲートは、抵抗７２の一方の端子に接続され得る。抵抗７２の他方の端子は、トランジスタＴ３のドレインに接続され得る。トランジスタＴ３は、ライン５２を介することにより、そのソース端子Ｓに接地され得る。トランジスタＴ３のゲートは、ライン５０を介して印加されるコアロジック電源Ｖｃｃを用いることにより、バイアスされ得る。トランジスタＴ３および抵抗７２を用いて形成されるバイアス回路は、電源投入動作の間にトランジスタＴ３をオンにし、これにより、集積回路上のセンシング回路がフューズ回路５６の状態を検出することが可能になる。ＰＭＯＳトランジスタＴ４のサイズは、好ましくは、その直列抵抗がフューズ回路５６におけるプログラムされていないフューズの抵抗よりも顕著に低くなることを保証するように選択される。

抵抗７２のサイズは、トランジスタＴ４のゲート上の電圧の放電率に影響を与える。抵抗７２のサイズＲは、好ましくは、トランジスタＴ４のゲートが、フューズ回路５６におけるトランジスタをプログラムするフューズのゲートよりもゆっくりと放電するようなものであり得る。このことは、トランジスタＴ４が十分長い間にわたってオフにされ、すべてのＥＳＤイベントの間（例えば、正のサイクルのＣＤＭ信号条件の間）に電流がフューズ回路５６に流れるのをブロックし得る。

通常動作の間、電圧ＶｃｃがトランジスタＴ３の閾値電圧（例えば、０．４Ｖ）よりも大きくなるため、トランジスタＴ３はオンとなる。したがって、ノード６６は、グラウンド（０Ｖ）に接続される。ノード６６はグラウンドにあるため、トランジスタＴ４のゲートＧは低であり、これにより、ＰＭＯＳトランジスタＴ４はオンにされる。トランジスタＴ４がオンになると、正の電源のピン４６とノード６８との間には、低い抵抗が存在する。これにより、ノード６８は、ピン４６から３．３．Ｖの電力を供給される。この正の電源電圧は、ライン５４を介することにより、各フューズ回路５６に供給される。一般に、集積回路には、任意の適切な個数のフューズ回路５６が存在し得る。図６では、例として、３個のフューズ回路５６が示されている。

ノード６８がＶｃｃｐｄにある間、Ｖｃｃｐｄは、ライン６２により、ＥＳＤ電力デバイス４４に印加される。このことは、トランジスタＴ２のゲート電圧を高にし、その結果、トランジスタＴ２をオンにする。トランジスタＴ２をオンにすると、トランジスタＴ１は低になる。Ｔ１のゲートが低になると、トランジスタＴ１はオフになる。

ここで、制御回路６０は、要望通りにフューズ５７をプログラムするように用いられ得る。例えば、図６においてトランジスタＴ５に接続されたフューズをプログラムすることが所望される場合、制御回路６０は、適切なライン５８上でロジック高信号ＣＳ１を生成し得る。ＣＳ１上のロジック高信号により、プログラミング電流は、トランジスタＴ５に接続されたフューズに印加される。

任意の適切な配置が、フューズ回路５６に用いられ得る。各フューズ回路５６は、関連するフューズ５７を有し得る。フューズ５７は、図４ａおよび図４ｂに関連して記述されたタイプのケイ化されたポリシリコンのフューズ、または、その他任意の適切なフューズであり得る。図６に示されているフューズ回路５６の例示的な配置において、各フューズ回路５６は、フューズ５７を有し、上記フューズは、ライン５４に接続された一方の端子と、（例えばトランジスタＴ５のような）関連するＮＭＯＳプログラミングトランジスタのドレインに接続された他方の端子とを有する。トランジスタのソースは、ピン４８への接続によって接地される（Ｖｓｐｐｄ）。各フューズ回路５６におけるプログラミングトランジスタのゲートは、制御回路６０から制御信号を受信する。制御信号が低のとき、トランジスタはオフになり、フューズ５７は、そのプログラミング状態を維持し得る。制御信号が高のとき、プログラミングトランジスタはオンになり、電流は、正の電圧のソース（ライン５４）とグラウンド電圧のソース（例えば、トランジスタのソースに接続されたＶｓｓｐｄピン４８）との間を流れる。

ある適切な配置を用いると、制御回路６０は、コア電圧レベル（０〜１．２Ｖ）で動作する。したがって、出力ＣＳ１におけるロジック高は、１．２Ｖの電圧に対応する。出力ＣＳ１におけるロジック低は、０Ｖの電圧（Ｖｓｓｐｄ）に対応する。このタイプの状況下において、レベルシフタ７１は、制御信号の電圧レベルをブーストするように用いられ得る。レベルシフタ７１への入力が０Ｖのとき、レベルシフタ７１の出力は、０Ｖになる。レベルシフタ７１への入力が１．２Ｖのとき、レベルシフタ７１の出力は、（例として）３．３Ｖになる。レベルシフタ７１は、制御回路６０によって提供された制御信号の電圧を、これらの制御信号がトランジスタＴ５のようなプログラミングトランジスタをオンおよびオフにするように使用され得るのに十分なように調整する。

典型的なプログラミングのシナリオにおいて、制御回路は、トランジスタＴ５のような所望のトランジスタを、それに関連する制御ライン（図６の例においてはＣＳ１）を高にすることにより、オンにする。トランジスタＴ５のソースはグラウンドピン４８に 接続されているため、Ｔ５をオンにすると、グラウンド電位がノード６９に印加される。ノード６８における３．３Ｖの電圧（Ｔ４は通常動作の間はオンであるため）およびノード６９における０Ｖの電圧（Ｔ５はオンであるため）により、十分な電流がフューズ５７を流れ、フューズ５７はプログラムされ得る。ユーザは、この技術を用いることにより、集積回路上の任意の望ましいフューズをプログラムし得る。

ＥＳＤイベントの間、電荷は異常に高い電圧と電流とを形成し得る。

例えばトランジスタＴ１のようなトランジスタが、そのドレイン端子と基板端子とにわたる高電圧にさらされるとき、トランジスタは、ブレークダウンし、電流を流し得る。この効果は、図７，図８および図９を参照することにより、理解され得る。

典型的なＮＭＯＳトランジスタ７４の断面図は、図７に示されている。トランジスタ７４は、ドレイン端子７６とソース端子７８とを有し得る。ドレイン端子およびソース端子は、密にドープされた（ｈｉｇｈｌｙ ｄｏｐｅｄ）ｎ−型領域８０に接続され得る。領域８０は、疎にドープされた（ｌｉｇｈｔｌｙ ｄｏｐｅｄ）（ｐ−）基板８８上のｐ−型ウェル８２に横たわっている。基板端子（ＳＵＢ）９０は、領域８２に接続されている。トランジスタのゲート端子８２は、絶縁誘電層８６により、トランジスタ７４のチャネル領域８４から分離されている。

ブレークダウン中、ＭＯＳトランジスタ７４は、寄生ｎｐｎバイポーラ接合トランジスタとして成形され得る。図８に示されているように、この状況において、ｎ−型ドレインは、バイポーラコレクタとしての役割を担い、ｎ−型ソースは、バイポーラエミッタとしての役割を担い、ｐ−型基板は、バイポーラベースとしての役割を担う。正の電圧がドレインに印加され、負の電圧（または正の弱い電圧）が基板に印加されるとき、ドレイン−基板接合は、逆バイアスされたダイオードとして振る舞う。

図９に示されているように、ドレインと基板との間の電圧Ｖ_{Ｄ−ｓｕｂ}が十分低いとき（すなわち、領域９２にあるとき）、トランジスタ７４を通過する電流Ｉは、低い。しかしながら、電圧Ｖ_{Ｄ−ＳＵＢ}が約７．５Ｖのトリガ電圧Ｖ_ＴＲＩＧを超過するとき、トランジスタは、ブレークダウンする。特に、ドレイン−基板ダイオードを通る逆バイアス電流は、十分多くのキャリア（正孔）を寄生ｎｐｎトランジスタの「ベース（ｂａｓｅ）」に射出し、これにより、ｎｐｎトランジスタは、オンになる。図９におけるライン９４に示されているように、これにより、トランジスタを通る電流は、劇的に増大する。典型的に、トランジスタは、その定常状態において、領域９６（すなわち、約３．５Ｖの逆電圧）の動作に落ち着く。

領域９３に示されているように、ドレインと基板との間の電圧が負（および、少なくとも−０．７Ｖ）のとき、基板−ドレイン接合は、順バイアスされたダイオードとして振る舞い、電流Ｉを伝導し得る。

図７，図８、および図９に示されているように、図６のトランジスタＴ１のようなＭＯＳトランジスタは、「安全値（ｓａｆｅｔｙ ｖａｌｕｅ）」のタイプとして振る舞い得る。ＥＳＤイベントの結果、端子４６および４８にわたる電圧がトリガ電圧（７．５Ｖ）またはｐ−ｎ接合オン電圧（−０．７Ｖ）を超過するとき、トランジスタＴ１（および、したがって、ＥＳＤ電力デバイス４４）は、例えばフューズ回路５６のような繊細なデバイスを避けるように無害な形でＥＳＤ電流を迂回させ得る。

ＥＳＤ回路４０における回路コンポーネントがＥＳＤイベントに応答するような態様は、問題となっているＥＳＤイベントのタイプに依存して変動する。

正の極性のＨＢＭイベントにおいて、端子４６および４８にわたる正の電圧信号にさらされているときの回路４０の応答は、図１０に示されている。この状況下では、端子４８が接地される一方で、大きな正の電圧は、端子４６に印加される。印加された信号は、図１のライン１０によって示されている。

これらの条件下において、トランジスタＴ１，Ｔ２，Ｔ４およびＴ５は、図１０に示されるように動作する。トランジスタＴ２のゲートは大きな正の電圧にさらされるため、トランジスタＴ２はオンになる。これにより、トランジスタＴ１のゲートは、接地に接続される。トランジスタＴ１のゲートが接地される一方で、トリガ電圧Ｖ_ＴＲＩＧ（７．５Ｖ）を超過する電圧が、トランジスタＴ１のドレイン−基板端子にわたって印加されるとき、トランジスタＴ１は、十分大きな電圧にさらされ、図７，８および９に関連して記述されているように、ブレークダウンする。Ｔ１（および、したがって、電力デバイス４０）がブレークダウンを経験するとき、ＥＳＤ電流は、矢印９８に示されているように、トランジスタＴ１を迂回する。ＥＳＤ電力デバイス４４の電流−電圧特性は、図９のグラフに示されているようなものであるため、端子４６および４８にわたる電圧は、トリガ電圧（例えば、７．５Ｖ）を決して超過しない。

ＥＳＤ電力デバイス４４は、端子４６および４８にわたる最大電圧がトリガ電圧Ｖ_ＴＲＩＧを超過することを防ぐため、直列接続されたトランジスタＴ４、フューズ５７、およびトランジスタＴ５にわたる電圧は、Ｖ_ＴＲＩＧを超過しない。逆ブレークダウンを経験するためには、トランジスタＴ４およびトランジスタＴ５の両者は、それらに関連するトリガ電圧を超過しなければならない（すなわち、Ｔ４およびＴ５にわたる組み合わせ電圧は、７．５Ｖ＋７．５Ｖ＝１５Ｖを超過する必要があり得る）。現在の状況下において、トランジスタＴ１は、最大電圧を７．５Ｖに制限するため、Ｔ４およびＴ５にわたる電圧は、１５Ｖを超過し得ない。この例に示されているように、トランジスタＴ４における逆ブレークダウン機構をオンにするのに要求され得る過剰電圧は、追加的な安全マージンのソースとしての役割を担っている。したがって、ＥＳＤマージン回路４２のトランジスタＴ４によって提供される特別な安全マージンは、ＥＳＤイベントの間にフューズ５７を電流が一切流れないことを保証するのに役立ち得る。回路４２およびトランジスタＴ４が存在しない場合、トランジスタＴ５は、７．５Ｖでブレークダウンし、望ましくない電流が、フューズ５７に流れ得る。

負の極性のＨＢＭイベントにおいて、端子４６および４８にわたる負の電圧信号にさらされているときの回路４０の応答は、図１１に示されている。この状況下では、端子４８が接地される一方で、負の電圧（例えば、−０．７Ｖよりも低い電圧）は、端子４６に印加される。印加された信号は、図１のライン１２によって示されている。

これらの条件下において、回路４４のトランジスタは、図１１に示されるように動作する。トランジスタＴ２のゲートは、負の電圧にさらされるため、トランジスタＴ２は、オフになる。これにより、トランジスタＴ１のゲートは、浮動（ｆｌｏａｔｉｎｇ）になる。トランジスタＴ１のドレインは、電圧に関してトランジスタＴ１の基板端子よりも、少なくとも０．７Ｖ低いため、トランジスタＴ１は、順バイアスされたダイオードとして振る舞い、図１１においてライン１００に示されているように、フューズ５７から離れてＥＳＤ電流を汲み上げる。

Ｔ１の基板端子およびドレイン端子によって形成されるダイオードは、端子４６および４８にわたる最大電圧を、−０．７Ｖに効果的に制限する。フューズ５７と直列に接続されているトランジスタＴ４およびＴ５はまた、これらの条件下においては、ダイオードとしても見なされ得る。各ダイオード（Ｔ４およびＴ５）は、オンにするためには、少なくとも−０．７Ｖを要求し得る。Ｔ４およびＴ５は直列に接続されているため、感知可能な程度の任意の電流がＴ４およびＴ５を流れ得る前に、ピン４６および４８にわたって全体で−１．４ボルトが要求され得る。トランジスタＴ４は、特別な０．７ＶのマージンをトランジスタＴ５に提供する。Ｔ１は、電圧降下を−０．７Ｖにクランプし、これにより、Ｔ４およびＴ５のダイオードは、決してオンにはならない。このことは、フューズ５７の望ましくないプログラミングを防ぎ得る。

集積回路上の内部コンポーネントは、時々、回路の複数のピンのうちの１つを介して外部環境（例えば、人間またはグラウンドとして振舞う実験室の作業台）へと放電される静電荷を取得し得る。帯電したデバイスのモデル（ＣＤＭ）は、このタイプの状況に当てはまる。

内部で発生する電荷は、正または負であり得る。負の内部電圧がグラウンドピン４８の接地によって放出されるときのＥＳＤ保護回路４４の応答は、図１２に示されている。正の内部電圧がグラウンドピン４８によって放出されるときのＥＳＤ保護回路４４の応答は、図１３に示されている。

図１２に示されるように、負の電圧（例えば、−５００Ｖの電圧）は、帯電（例えば、集積回路のパッケージがトレイ内で動かされること、または、静電気を生成するその他のキャリアに起因する）のために、集積回路の内部の回路コンポーネントに蓄積され得る。ＰＭＯＳトランジスタＴ４は、そのゲート上での−５００Ｖの電圧により、オンにされる。しかしながら、トランジスタＴ５は、ＮＭＯＳトランジスタであるため、そのゲートに蓄積された−５００Ｖの電圧によってオフにされる。トランジスタＴ５はオフであるため、電流は、フューズ５７を流れ得ない。トランジスタＴ１は、そのドレインにおいて−５００Ｖの電圧を経験し、その基板において０Ｖの電圧を経験する。上記基板は、ピン４８において、外部の接地に接続される。結果として、トランジスタＴ１は、順バイアスされ、フューズ５７を避けるようにＥＳＤ電流を迂回させる。

電流は、トランジスタＴ５によってフューズ５７を流れないようにされ、代わりに、ライン１０２に示されるように、ＥＳＤ電力デバイス４４を介して汲み上げられるため、フューズ５７は、保護される。

正の電荷が内部で蓄積されるとき、ＥＳＤ回路４４の応答は、図１３に示されるようなものである。図１３に示されているように、このタイプのイベントは、大きな内部電圧（例えば、５００Ｖの電圧）によって特徴付けられる。ＮＭＯＳトランジスタＴ５は、そのゲートにおける５００Ｖの電圧により、オンになる。しかしながら、ＰＭＯＳトランジスタであるトランジスタＴ４は、そのゲートにおいて、５００Ｖの信号によってオフにされる。同時に、トランジスタＴ１は、ブレークダウンし、Ｔ１のトリガ電圧Ｖ_ＴＲＩＧが超過されるとすぐに、ＥＳＤ電流を伝導する。ライン１０４によって示されているＥＳＤ電流は、ＥＳＤデバイス４４を無害な形で通過する。好ましくは、デバイス４４は、大きなＥＳＤ電流を取り扱うために十分大きなサイズであり得る。図１３に示されているように、トランジスタＴ１がＥＳＤ電流を搬送する一方で、トランジスタＴ４は、そのゲート上で、５００Ｖの信号により、オフにバイアスされるように強いられ、これにより、電流がフューズ５７を流れるのを防ぐ。図１３のＣＤＭシナリオの下でのトランジスタＴ４の電流ブロック能力は、図３の回路のような従来のＥＳＤ回路を用いては入手できない。

ＣＤＭシナリオにおいて、集積回路の内部電荷は、外部の物体に放電される。電流が放電される対象物のインダクタンス（Ｌ）、抵抗（Ｒ）、および容量（Ｃ）は、放電電流に影響を与える。典型的に、ＬＲＣ効果は、図２に示されているように、放電電流において、共鳴を生成する。最初に正の極性で放電する回路は、ライン１４によって与えられる放電特性を有する。最初に負の極性で放電する回路は、ライン１６によって与えられる放電特性を有する。

好ましくは、抵抗７２のサイズは、正のＣＤＭサイクルの間に、トランジスタＴ４をオフに維持するトランジスタＴ４のゲート上の正の電圧が、トランジスタＴ５をオンにするトランジスタＴ５のゲート上の正の電圧よりも長い間有効となるように、選択される。このことは、正の電流サイクルの間に、Ｔ５がオンになる一方で、トランジスタＴ４がオフを維持することを保証する。（ＣＤＭ信号の負の電流サイクルにおいて、一旦、トランジスタＴ５がオフになると、Ｔ４のゲートの放電により、電流がフューズ５７を流れるリスクは、無くなり得る。）
図１０、図１１、図１２、および図１３に関連して記述されているように、様々なＥＳＤ条件下において、ＥＳＤ回路４４は、ＥＳＤ電力デバイス４４を介してＥＳＤ電流を汲み上げる一方で、電流がフューズ５７を流れるのをブロックすることにより、フューズ５７を保護する。ＥＳＤマージン回路４２は、フューズ５７と、例えばトランジスタＴ５のようなプログラミングトランジスタとを、電流が流れないようことを保証するのに役立ち得る。

上述は、単に本発明の原理を例示するためのものに過ぎず、当業者により、本発明の範囲および精神から逸れることなしに、様々な改変がなされ得る。

図１は、人間が集積回路のピンに接触することによって発生する静電放電に起因して生成され得る典型的な電流信号を示すグラフである。 図２は、集積回路における電荷の蓄積から発生する静電放電に起因して生成され得る典型的な電流信号を示すグラフであって、上記集積回路は、集積回路に関連するピンを介することによって放電する。 図３は、従来の静電放電保護回路の回路図である。 図４ａは、本発明にしたがう、例示的なプログラムされていないポリシリコンフューズの側面図である。 図４ｂは、本発明にしたがう、例示的なプログラムされたポリシリコンフューズの側面図である。 図５は、本発明にしたがう、例示的な集積回路の静電放電保護回路の回路図である。 図６は、本発明にしたがう、例示的な集積回路の静電放電保護回路を示すさらに詳細な回路図である。 図７は、本発明にしたがう、図５および図６に示されるタイプの静電放電保護回路に用いられ得る例示的なｎ−チャネル酸化金属半導体（ＮＭＯＳ）トランジスタの側面図である。 図８は、図７のトランジスタのスキーム図であり、トランジスタがいかにして寄生ｐ−ｎ−ｐトランジスタとして動作するのかを示している。 図９は、本発明にしたがう、図７および図８に示されるタイプのトランジスタの例示的な電流−電圧特性を示すグラフである。 図１０は、本発明にしたがう、２つのピンにわたって正の電圧が印加されたときに、図６の回路がいかにして自らを静電放電から保護し得るのかを示す図である。 図１１は、本発明にしたがう、２つのピンにわたって負の電圧が印加されたときに、図６の回路がいかにして自らを静電放電から保護し得るのかを示す図である。 図１２は、本発明にしたがう、図６の回路が、集積回路内に生成された負の電圧に起因する静電放電からいかにして自らを保護し得るのかを示す図である。 図１３は、本発明にしたがう、図６の回路が、集積回路内に生成された正の電圧に起因する静電放電からいかにして自らを保護し得るのかを示す図である。

Claims (20)

1. 静電放電（ＥＳＤ）イベントの間に電流が所定の回路に流れるのを防ぐための、集積回路上の集積回路の静電放電（ＥＳＤ）保護回路であって、該集積回路は、第１のピンと第２のピンとを有しており、
   該第１のピンと該所定の回路との間に接続されたＥＳＤマージン回路であって、該所定の回路は、該ＥＳＤマージン回路と該第２のピンとの間に接続されている、ＥＳＤマージン回路と、
   該第１のピンと該第２のピンとの間に接続された電力ＥＳＤデバイスであって、該電力ＥＳＤデバイスは、該第１および第２のピンの間の電圧レベルを最大電圧に制限し、電流を汲み上げて該ＥＳＤイベントの間に該所定の回路を保護しており、該ＥＳＤマージン回路は、該最大電圧が該第１および第２のピンの間を横断するときでさえも、電流が該所定の回路に一切流れないようにすることを保証している、電力ＥＳＤデバイスと
   を備える、集積回路の静電放電保護回路。
2. 前記ＥＳＤマージン回路は、前記第１のピンに接続された第１の端子と、前記所定の回路に接続された第２の端子と、所定の電圧にバイアスされる第３の端子とを備える、請求項１に記載の集積回路の静電放電保護回路。
3. 前記ＥＳＤマージン回路は、ゲート、ドレイン、基板端子、およびソースを有するｐ−チャネル酸化金属半導体トランジスタを備えており、
   該ゲートは、所定の電圧レベルにバイアスされ、該ドレインおよび基板端子は、前記第１のピンに接続され、該ソースは、前記所定の回路に接続されている、請求項１に記載の集積回路の静電放電保護回路。
4. 前記所定の回路は、少なくとも１つのフューズを備えており、
   前記ＥＳＤマージン回路は、ゲート、ドレイン、基板端子、およびソースを有するｐ−チャネル酸化金属半導体トランジスタを備えており、
   該ゲートは、所定の電圧レベルにバイアスされ、該ドレインおよび基板端子は、前記第１のピンに接続され、該ソースは、該フューズに接続されている、請求項１に記載の集積回路の静電放電保護回路。
5. 前記所定の回路は、フューズと該フューズに接続されたプログラミングトランジスタとを有する少なくとも１つのフューズ回路を備えており、
   前記ＥＳＤマージン回路は、ゲート、ドレイン、基板端子、およびソースを有するｐ−チャネル酸化金属半導体トランジスタを備えており、
   該ゲートは、所定の電圧レベルにバイアスされ、該ドレインおよび基板端子は、前記第１のピンに接続され、該ソースは、該フューズ回路に接続されている、請求項１に記載の集積回路の静電放電保護回路。
6. ＥＳＤ電力デバイスは、前記ＥＳＤイベントの間に電流を伝導する少なくとも１つの酸化金属半導体トランジスタを備えており、
   前記所定の回路は、第１および第２の端子を有するフューズと、該第２の端子において該フューズに接続されたプログラミングトランジスタとを備えており、
   前記ＥＳＤマージン回路は、ゲート、ドレイン、基板端子、およびソースを有するｐ−チャネル酸化金属半導体トランジスタを備えており、
   該ｐ−チャネル酸化金属半導体トランジスタの該ゲートは、所定の電圧レベルにバイアスされ、該ドレインおよび基板端子は、前記第１のピンに接続され、該ソースは、該フューズの該第１の端子に接続されている、請求項１に記載の集積回路の静電放電保護回路。
7. 静電放電（ＥＳＤ）イベントの間に電流がフューズに流れるのを防ぐための、集積回路上の集積回路の静電放電（ＥＳＤ）保護回路であって、該集積回路は、第１のピンと第２のピンとを有しており、該ＥＳＤ回路は、
   第１および第２のトランジスタであって、該第１のトランジスタ、該第２のトランジスタ、および該フューズは、該第１のピンと該第２のピンとの間に直列に接続されている、第１および第２のトランジスタと、
   該第１および第２のピンの間に接続された第３のトランジスタであって、該ＥＳＤイベントの間に、該第１よび第２のトランジスタは、電流が該フューズに流れるのを防ぎ、その一方で、該第３のトランジスタは、電流を流し、該第１および第２のピンの間の電圧レベルを最大電圧に制限する、第３のトランジスタと
   を備える、集積回路の静電放電集積回路。
8. 前記集積回路は、制御信号を生成する制御回路を含んでおり、
   前記フューズは、ケイ化されたポリシリコンのフューズを備えており、
   前記第１のトランジスタは、ゲートを有するプログラミングトランジスタを備えており、
   該制御信号は、該ゲートに印加され、該プログラミングトランジスタを制御し、
   該制御信号がある状態を有するとき、該プログラミングトランジスタは、オフになり、該ケイ化されたポリシリコンのフューズは、プログラムされず、
   該制御信号が別の状態を有するとき、該プログラミングトランジスタは、オンになり、電流は、該ケイ化されたポリシリコンのフューズを介して、該第１および第２のピンの間を流れ、該ケイ化されたポリシリコンのフューズは、プログラムされ、
   請求項７に記載の集積回路の静電放電保護回路。
9. 前記集積回路は、制御信号を生成する制御回路を含んでおり、
   前記フューズは、ケイ化されたポリシリコンのフューズを備えており、
   前記第１のトランジスタは、ゲートを有するプログラミングトランジスタを備えており、
   該制御信号は、該ゲートに印加され、該プログラミングトランジスタを制御し、
   該制御信号がある状態を有するとき、該プログラミングトランジスタは、オフになり、該ケイ化されたポリシリコンのフューズは、プログラムされず、
   該制御信号が別の状態を有するとき、該プログラミングトランジスタは、オンになり、電流は、該ケイ化されたポリシリコンのフューズを介して、該第１および第２のピンの間を流れ、該プログラミングトランジスタは、該ケイ化されたポリシリコンのフューズをプログラムし、
   前記第２のトランジスタは、ソース、基板端子、およびドレインを有するｐ−チャネル酸化金属半導体トランジスタであり、
   該第２のトランジスタの該ソースは、該ケイ化されたポリシリコンのフューズに接続されており、
   該第２のトランジスタの該ドレインおよび該基板端子は、前記第１のピンに接続されている、請求項７に記載の集積回路の静電放電保護回路。
10. 第４のトランジスタをさらに備え、
    前記第１、第２、第３、および該第４のトランジスタの各々は、ソース、ドレイン、およびゲートを有しており、
    該第４のトランジスタの該ゲートは、前記第１のピンに接続されており、
    該第４のトランジスタの該ソースは、前記第２のピンに接続されており、
    該第４のトランジスタの該ドレインは、該第３のトランジスタの該ゲートに接続されている、請求項７に記載の集積回路の静電放電保護回路。
11. 第４のトランジスタをさらに備え、
    前記第１、第２、第３、および該第４のトランジスタの各々は、ソース、ドレイン、およびゲートを有しており、
    該第３のトランジスタは、基板端子を有しており、
    該第４のトランジスタの該ゲートは、前記第１のピンに接続されており、
    該第４のトランジスタの該ソースは、前記第２のピンに接続されており、
    該第４のトランジスタの該ドレインは、該第３のトランジスタの該ゲートに接続されており、
    該第３のトランジスタの該ドレインは、該第１のピンに接続されており、
    該第３のトランジスタの該基板端子は、該第２のピンに接続されている、請求項７に記載の集積回路の静電放電保護回路。
12. 第４のトランジスタをさらに備え、
    前記フューズは、第１および第２の端子を有しており、
    前記第１、第２、第３および該第４のトランジスタの各々は、ソース、ドレイン、およびゲートを有しており、
    該第３のトランジスタは、基板端子を有しており、
    該第４のトランジスタの該ゲートは、前記第１のピンに接続されており、
    該第４のトランジスタの該ソースは、前記第２のピンに接続されており、
    該第４のトランジスタの該ドレインは、該第３のトランジスタの該ゲートに接続されており、
    該第３のトランジスタの該ドレインは、該第１のピンに接続されており、
    該第３のトランジスタの該ソースおよび基板端子は、該第２のピンに接続されており、
    該第１のトランジスタの該ソースは、該フューズの該第１の端子に接続されている、請求項７に記載の集積回路の静電放電保護回路。
13. 第４のトランジスタをさらに備え、
    前記フューズは、第１および第２の端子を有しており、
    前記第１、第２、第３および該第４のトランジスタの各々は、ソース、ドレイン、およびゲートを有しており、
    該第１および第３のトランジスタの各々は、基板端子を有しており、
    該第４のトランジスタの該ゲートは、前記第１のピンに接続されており、
    該第４のトランジスタの該ソースは、前記第２のピンに接続されており、
    該第４のトランジスタの該ドレインは、該第３のトランジスタの該ゲートに接続されており、
    該第３のトランジスタの該ドレインは、該第１のピンに接続されており、
    該第３のトランジスタの該ソースおよび基板端子は、該第２のピンに接続されており、
    該第１のトランジスタの該ソースは、該フューズの該第１の端子に接続されており、
    該第１のトランジスタの該ドレインおよび基板端子は、該第１のピンに接続されている、請求項７に記載の集積回路の静電放電保護回路。
14. 第４のトランジスタをさらに備え、
    前記フューズは、第１および第２の端子を有しており、
    前記第１、第２、第３、および該第４のトランジスタの各々は、ソース、ドレイン、およびゲートを有しており、
    該第１および第３のトランジスタの各々は、基板端子を有しており、
    該第４のトランジスタの該ゲートは、前記第１のピンに接続されており、
    該第４のトランジスタの該ソースは、前記第２のピンに接続されており、
    該第４のトランジスタの該ドレインは、該第３のトランジスタの該ゲートに接続されており、
    該第３のトランジスタの該ドレインは、該第１のピンに接続されており、
    該第３のトランジスタの該ソースおよび基板端子は、該第２のピンに接続されており、
    該第１のトランジスタの該ソースは、該フューズの該第１の端子に接続されており、
    該第１のトランジスタの該ドレインおよび基板端子は、該第１のピンに接続されており、
    該第２のトランジスタの該ドレインは、該フューズの該第２の端子に接続されており、
    該第２のトランジスタの該ソースは、該第２のピンに接続されている、請求項７に記載の集積回路の静電放電保護回路。
15. 前記集積回路は、前記フューズをプログラムするための制御信号を生成する制御回路を有しており、前記静電放電回路は、
    第４のトランジスタと、
    レベルシフタと
    をさらに備え、
    該フューズは、第１および第２の端子を有しており、
    前記第１、第２、第３、および該第４のトランジスタの各々は、ソース、ドレイン、およびゲートを有しており、
    該第１および第３のトランジスタの各々は、基板端子を有しており、
    該第４のトランジスタの該ゲートは、前記第１のピンに接続されており、
    該第４のトランジスタの該ソースは、前記第２のピンに接続されており、
    該第４のトランジスタの該ドレインは、該第３のトランジスタの該ゲートに接続されており、
    該第３のトランジスタの該ドレインは、該第１のピンに接続されており、
    該第３のトランジスタの該ソースおよび基板端子は、該第２のピンに接続されており、
    該第１のトランジスタの該ソースは、該フューズの該第１の端子に接続されており、
    該第１のトランジスタの該ドレインおよび基板端子は、該第１のピンに接続されており、
    該第２のトランジスタの該ドレインは、該フューズの該第２の端子に接続されており、
    該第２のトランジスタの該ソースは、該第２のピンに接続されており、
    該第２のトランジスタの該ゲートは、該レベルシフタに接続されており、
    該レベルシフタは、該制御回路からの制御信号によって制御されている、請求項７に記載の集積回路の静電放電保護回路。
16. 第１および第２のピンを有する集積回路上の回路であって、
    複数の制御ラインを有する制御回路と、
    複数のフューズ回路であって、各フューズ回路は、第１および第２の端子を有するフューズを有しており、各フューズ回路は、そのフューズ回路におけるフューズの第２の端子に接続されたドレインを有するプログラミングトランジスタと、該第２のピンに接続されたソースとを有しており、各プログラミングトランジスタは、該制御回路からの該複数の制御ラインのうちの対応する１つによって制御されるゲートを有しており、該制御回路は、所定のフューズ回路におけるプログラミングトランジスタをオンにしてプログラミング電流が該所定のフューズ回路におけるフューズを流れるようにする制御信号を該所定のフューズ回路に関連する制御ラインに選択的に印加することによって、該複数のフューズ回路のうちの所定の１つにおけるフューズをプログラムする、複数のフューズ回路と、
    該複数のフューズ回路を静電放電（ＥＳＤ）イベントから保護するための静電放電保護回路であって、該第１のフューズ端子は、ノードに接続されており、該静電放電保護回路は、該第１のピンに接続されたドレインと該第２のピンに接続されたソースおよび基板端子とを有する第１のトランジスタを含んでおり、該静電放電保護回路は、該第１のピンに接続されたドレインおよび基板端子と該ノードに接続されたソースとを有する第２のトランジスタを含んでいる、静電放電保護回路と
    を備える、回路。
17. 前記第２のトランジスタは、ゲートを有しており、
    前記回路は、該第２のトランジスタの該ゲートに接続された抵抗を備えている、請求項１６に記載の回路。
18. 前記第２のトランジスタは、ゲートを有しており、
    前記回路は、
    正のコアロジック電源に接続されたゲート、前記第２のピンに接続されたソース、およびドレインを有する第３のトランジスタと、
    該第３のトランジスタの該ドレインと該第２のトランジスタの該ゲートとの間に接続された抵抗と
    をさらに備える、請求項１６に記載の回路。
19. 前記フューズは、ケイ化されたポリシリコンのフューズを備えており、
    前記第１のトランジスタは、ゲートを有しており、
    前記第２のトランジスタは、ゲートを有しており、
    前記回路は、
    前記第１のピンに接続されたゲートと、前記第２のピンに接続されたソースと、該第１のトランジスタの該ゲートに接続されたドレインとを有する第３のトランジスタと、
    抵抗と、
    正の電源に接続されたゲートと、該第２のピンに接続されたソースと、該抵抗によって該第１のトランジスタの該ゲートに接続されたドレインとを有する第４のトランジスタと
    をさらに備える、請求項１６に記載の回路。
20. 前記制御回路は、ロジックコア電圧レベルの複数の制御信号を生成し、
    各フューズ回路は、該制御回路からの複数の制御信号のそれぞれを受信する入力と、該制御信号の対応するレベルシフトバージョンを該フューズ回路における前記プログラミングトランジスタの前記ゲートに提供する出力とを有するレベルシフタをさらに備えている、請求項１６に記載の回路。

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