JP3596830B2 - 半導体装置の入力保護回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の電源入力端子および信号入出力端子に外部から印加される過渡的高電圧サージから内部回路を保護する入力保護回路に関し、特に、半導体集積回路の電源入力端子に印加される高電圧サージから内部回路を保護するための構成に関する。
【０００２】
【従来の技術】
図２６は、従来のたとえばダイナミック・ランダム・アクセス・メモリである半導体装置の電源入力部のレイアウトおよび断面構造を示す図である。図２６（Ａ）において、たとえばアルミニウム（Ａｌ）で構成される電源入力パッド１に対し、図示しない外部ピン端子を介して外部から電源電圧Ｖｃｃが印加される。この電源入力パッド１に、比較的幅の広いたとえばアルミニウムで構成される電源線２が接続され、内部回路へ外部から与えられる電源電位Ｖｃｃを伝達する。この電源線２と平行して比較的幅の広い、たとえばアルミニウムで構成される接地電位ＧＮＤを伝達するための接地線３が配設される。この接地線３は、図示しない接地電位入力パッドに接続される。
【０００３】
この電源線２および接地線３が互いに隣接してかつ平行して配置される領域において、これらの電源線２および接地線３下に、高濃度不純物領域で構成されるフィールド領域４および５が形成される。このフィールド領域４および５は、それぞれコンタクト孔（またはバイヤホール）４ａおよび５ａを介して接続される。図２６（Ａ）においては、フィールド領域４および５は、Ｎ型不純物領域で構成されるように示される。
【０００４】
図２６（Ｂ）において、フィールド領域４および５は、Ｐ型半導体基板６の表面上に互いに間をおいて形成される。このフィールド領域４および５の間には、素子分離用の、フィールド絶縁膜７ａが形成される。このフィールド絶縁膜７ａは、通常、ＬＯＣＯＳ（シリコン局所酸化膜）で形成される。フィールド領域４および５外部に、他の領域と分離するためのＬＯＣＯＳ分離酸化膜７ｂが形成される。
【０００５】
このフィールド領域４および５ならびにフィールド絶縁膜７ａは、通常フィールドトランジスタと称される素子を構成する。このフィールド絶縁膜７ａ上にゲート電極層が形成されて、このゲート電極層がフィールド領域５に電気的に接続されてもよい。フィールド領域４は、ノード４ｂを介して外部から与えられる電源電位Ｖｃｃを受けるように接続され、またフィールド領域５は、ノード５ｂを介して接地電位ＧＮＤを受けるように接続される。ノード４ｂは、図２６（Ａ）に示す電源線２および電源入力パッド１のいずれかのノードである。また、このノード４ｂは外部電源端子であってもよい。同様、接地電位ＧＮＤを受けるノード５ｂは、接地線３上のいずれかのノードまたは接地入力パッドまたは外部接地入力端子である。
【０００６】
フィールド領域４および５ならびにフィールド絶縁膜７ａが電源入力パッド１またはノード４ｂへ与えられる過渡的高電圧サージに対する入力保護回路を形成する。次に、この入力保護回路の動作について簡単に説明する。
【０００７】
電源入力パッド１またはノード４ｂ上に過渡的高電圧サージが印加された場合、フィールド領域４の電位が高くなり、フィールド領域４と基板６の間の接合面に逆バイアスが印加される。このフィールド領域４へ印加される高電圧により、空乏層が広がり、フィールド領域４、基板６およびフィールド領域５を、それぞれコネクタ、ベースおよびエミッタとするｎｐｎ構造ラトラル寄生バイポーラトランジスタがパンチスルー現象を起こして導通し、この電源入力パッド１またはノード４ｂへ印加された高電圧サージがフィールド領域４、基板領域６およびフィールド領域５を介してノード５ｂへ伝達され、次いでこのノード５ｂから接地線３へ送電され、高電圧サージが吸収される。この寄生バイポーラトランジスタ導通時、また、フィールド領域４と基板６の間の接合に降伏現象を生じ、このフィールド領域４から基板６へ電流が流れ、ノード４ｂまたは電源入力パッド１へ印加された高電圧サージが基板６を介して吸収される（ここで、基板６は、接地電位または電圧Ｖｂｂなどの所定電位レベルにバイアスされている）。
【０００８】
上述のような、入力保護回路を電源入力パッドに対し設けることにより、この電源入力パッド１に印加される電源電位Ｖｃｃを使用する回路に高電圧が印加されるのを防止し、この電源電圧Ｖｃｃを使用する内部回路の破壊を防止することが図られる。
【０００９】
【発明が解決しようとする課題】
過渡的高電圧サージが印加されたとき、高速でこの高電圧サージを吸収する必要がある。この電源線２から接地線３へ高速で高電圧サージを放電するために、このフィールドトランジスタのチャネル幅（図２６（Ａ）におけるフィールド領域４および５が互いに対向する部分の長さ）を十分に大きくする必要がある。このため、入力保護回路に対して、大きなレイアウト面積が必要とされる。このフィールドトランジスタは、電源線２および接地線３が互いに隣接しかつ対向して配置される部分を利用して形成される。しかしながら、一般に、このような電源線２および接地線３が互いに対向してかつ隣接して配置されるような領域を確保するのが困難であり、特に高集積化された半導体集積回路においては、このような電源線２および接地線３を互いに対向してかつ隣接して配置させる領域を確保するのが困難であり、このフィールドトランジスタのチャネル幅を十分大きくすることができず、十分なサージ吸収力を有する保護回路を設けるのが困難となるという問題が生じる。
【００１０】
最近の半導体記憶装置においては、図２７に示すように、電源入力パッド１へ与えられる外部電源電位Ｖｃｃを内部降圧回路８で変換して内部電源電位Ｖｉｎｔを生成して内部電源線９上に伝達することが行なわれる。この内部電源線９上の内部電源電位Ｖｉｎｔを用いて内部回路を動作させる。半導体記憶装置の低消費電力化および高速動作化を図り、かつ外部装置の動作電源電位との互換性および従来の半導体記憶装置との互換性を維持するためである。
【００１１】
また内部回路の動作を安定化するために、図２８に示すように、半導体記憶装置の回路部をグループ化し、各グループに対しそれぞれ電源入力パッドを別々に設けることが行なわれる。
【００１２】
図２８において、半導体記憶装置（ダイナミック・ランダム・アクセス・メモリ）は、電源入力パッド１ａへ外部から与えられる電源電位Ｖｃｃを電源線２ａを介して受けて動作する内部回路１１と、電源入力パッド１ｂへ外部から与えられる電源電位Ｖｃｃを電源線２ｂを介して受けて動作し、図示しない経路を介して与えられる内部データから外部読出データを生成してデータ出力パッド１３へ読出データＱを出力するデータ出力回路１２を含む。
【００１３】
このデータ出力回路１２は、データ出力パッド１３に接続する外部回路および外部配線などの大きな負荷を高速で駆動するために、大きな電流駆動力が必要とされ、より大きな電流を消費する。このデータ出力回路１２のデータ出力動作による電源線２ｂ上の電源電位Ｖｃｃ（ＶＱｃｃ）の変動が、内部回路１１の動作に対し悪影響を及ぼさないように、電源入力パッド１ａおよび１ｂが別々に設けられる。
【００１４】
この図２７および図２８に示すような構成の場合、それぞれ必要とされる回路近傍に電源入力パッド１、１ａおよび１ｂが設けられ、応じて外部電源電位ＶｃｃおよびＶＱｃｃを伝達する電源線２、２ａおよび２ｂも長さが短くされる。また、１つの電源入力パッドから半導体記憶装置１０内部の回路すべてへ電源電位Ｖｃｃを供給する構成に比べ、これらが対象とする回路は限られており、電源線２、２ａおよび２ｂも、少し小さくされる。このような場合、電源線２、２ａおよび２ｂの配線浮遊容量は小さくなる。
【００１５】
高電圧サージが入力される場合、そのサージ印加期間は比較的短時間であり、その短時間内に大量の電荷が供給される。このような電源線２、２ａおよび２ｂの配線浮遊容量が小さい場合に一定電荷がサージとして供給された場合、Ｖ＝Ｑ／Ｃの関係から、浮遊容量Ｃの値が小さくなるため、Ｑの値が一定であり、配線に大きな電圧Ｖが印加され、電源線２、２ａおよび２ｂの破壊が生じ、応じてサージ耐性が弱くなるという問題が生じる。
【００１６】
また、この図２７および図２８に示すように、電源線２、２ａおよび２ｂの長さが短くされるため、図２６に示すようなフィールドトランジスタを配置する領域も応じて狭くなり、十分なレイアウト面積を有するフィールドトランジスタまたは入力保護回路を配置することができなくなるという問題が生じる。この入力保護回路のレイアウト面積が小さくなる場合、このチャネル幅が小さくなり、大電流を供給することができず、高速で高電圧サージを放電することができず、図２６（Ｂ）に示すフィールド領域４と基板６の間の接合に対し大きな逆バイアス電圧が印加され、この接合が破壊され、サージ耐性が低下するという問題があった。
【００１７】
それゆえ、この発明の目的は、チップサイズを増加させることなく容易に外部端子、特に電源入力端子のサージ耐性を大幅に改善することのできる入力保護回路を提供することである。
【００２１】
請求項４に係る入力保護回路は、外部から各々に電源電位が印加される複数の外部電源供給パッドと、これら複数の外部電源供給パッドのうちの第１のパッドに結合される第１のノードと、これら複数の外部電源供給パッドのうちの第１のパッドと異なる第２のパッドに結合される第２のノードとを有し、第１のノードへの外部電源電位の通常時の電圧レベルよりも高い電圧の印加時に導通して第１および第２のノードを電気的に結合する高電圧導通機構を備える。
この高電圧導通機構は、半導体基板領域表面上に形成されかつ第１のノードに接続される第１の不純物領域と、この半導体基板領域表面上に第１の不純物領域と隣接してかつ間をおいて配置され、かつさらに第２のノードに電気的に接続される第２の不純物領域とを備える。第１の不純物領域は第１導電型を有し、半導体基板領域および第２の不純物領域は第１の導電型と異なる第２導電型を有する。
【００３５】
【課題を解決するための手段】
請求項１に係る入力保護回路は、外部から供給される電源電圧を受けて内部へ伝達する外部電源ノードと、この外部電源ノードから供給される外部電源電圧を変換して内部電源ノードに内部電源電圧を発生する内部電源電圧発生手段と、外部電源ノードに結合される第１のノードと、内部電源ノードに結合される第２のノードとを有し、第１のノードへの外部電源電圧の通常時の電圧よりも高い電圧の印加時に導通して第１のノードと第２のノードとを電気的に接続する高電圧導通機構を備える。
高電圧導通機構は、第１のノードに接続されかつ外部電源電圧を使用する回路素子が形成される第１の基板領域と、この基板領域と平面レイアウトにおいて隣接してかつ間をおいて配置される、第２のノードに接続される拡散領域とを備える。
基板領域に形成される回路素子は、外部電源電圧から内部電源電圧を生成する内部電源電位発生手段を含む。拡散領域は、この内部電源電圧を利用する回路が形成される領域と電気的に接続される。
【００３６】
請求項２に係る入力保護回路は、請求項１の拡散領域が、基板領域を取り囲むように形成される。
【００３７】
請求項３に係る入力保護回路は、請求項１の拡散領域が、この基板領域内に形成される。
請求項４に係る入力保護回路は、請求項１の回路が、さらに、第１のノードに電気的に接続する配線と、この配線と第１の基板領域とを電気的に接続するコンタクトと、このコンタクト領域において第１の基板領域下部に形成される第１の基板領域と同一導電型でかつ不純物濃度の低い不純物領域を備える。
【００４０】
外部からの電源電位が印加されるノードに対し、この外部電源線近傍に平行して配置される固定電位が供給される導電線を利用することにより、従来と異なり、電源線と接地線とが並設される部分にのみ入力保護回路を設ける必要がなく、容易に必要な面積を確保することができ、応じてサージ耐性に優れた入力保護回路を実現することができる。
【００４１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。図１において、半導体装置１００は、外部から与えられる外部電源電位Ｖｃｃを外部電源端子１０１を介して受けて内部へ伝達する外部電源線１０２と、外部から与えられる接地電位ＧＮＤを外部接地端子１０３を介して受けて内部へ伝達する接地線１０４と、外部電源線１０２および接地線１０４上の電位を両動作電源電位として動作し、その外部電源線１０２上の外部電源電位Ｖｃｃを変換して内部電源線１０６上に内部電源電位Ｖｉｎｔを発生する内部降圧回路１０５と、内部電源線１０６上の内部電源電位Ｖｉｎｔと接地線１０４上の接地電位ＧＮＤとを両動作電源電位として動作して所定の機能を実現する内部電源使用回路１０７と、外部電源線１０２上の外部電源電位Ｖｃｃおよび接地線１０４上の接地電位ＧＮＤを両動作電源電位として動作し、内部電源使用回路１０７と装置外部（外部端子１０９）との間で信号の入出力を行なう外部電源使用回路１０８を含む。外部電源使用回路１０８は、この半導体装置１００が半導体記憶装置の場合、データの入出力を行なうデータ入出力回路ならびに制御信号およびアドレス信号を入力する入力バッファ回路を含む。これらのデータ入出力回路および入力バッファ回路の装置外部とのインタフェースとなる部分が外部電源電位Ｖｃｃを使用する。内部電源使用回路１０７は、この半導体装置１００が半導体記憶装置の場合、メモリセルアレイを駆動する回路部分を含む。メモリセルアレイの周辺に設けられる周辺回路（デコーダ等）が内部電源電位を使用するか、または外部電源電位を使用するかは、この適用される半導体記憶装置の構成により決定される。
【００４２】
半導体装置１００は、さらに、外部電源線１０２と内部電源線１０６の間に配置される高電圧導通機構１１０を含む。この高電圧導通機構１１０は、外部電源線１０２に結合される一方導通ノード（第１のノード）と、内部電源線１０６に結合される他方導通ノード（第２のノード）とを有し、外部電源線１０２に高電圧サージが印加されると導通し、この外部電源線１０２と内部電源線１０６とを電気的に接続する。外部電源線１０２と内部電源線１０６とは、通常、図１に示すように、長距離にわたって互いに平行して配置されることが多い（電源線レイアウトの容易化のため）。
【００４３】
したがって、接地線１０４と外部電源線１０２とが離れて配置され、これらが互いに平行して配置される領域を確保することができない場合においても、高電圧導通機構１１０は、十分なレイアウト面積を有することができる。外部電源線１０２に過渡的高電圧サージが印加されて、この高電圧サージが内部電源線１０６へ放電されても、内部電源線１０６には、それ自身の大きな浮遊容量および内部電源使用回路１０７の有する寄生容量が存在するため、この内部電源線１０６は、大きな負容量を有しており、十分にこの過渡高電圧サージを吸収することができる。
【００４４】
図２は、図１に示す内部降圧回路１０５の詳細構成を示す図である。図２において、内部降圧回路１０５は、内部電源線１０６上の内部電源電位Ｖｉｎｔとたとえば２．５Ｖである基準電位Ｖｒｅｆとを比較する比較器１０５ａと、外部電源線１０２と内部電源線１０６との間に接続されかつそのゲートに比較器１０５ａの出力信号を受けるｐチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成されるドライブトランジスタ１０５ｂとを含む。比較器１０５ａは、内部電源線１０６上の内部電源電位Ｖｉｎｔが基準電位Ｖｒｅｆよりも高いときには、Ｈレベルの信号を出力し、ドライブトランジスタ１０５ｂをオフ状態とし、一方、内部電源電位Ｖｉｎｔの基準電位Ｖｒｅｆよりも低い場合には、比較器１０５ａはその出力信号をＬレベルとして、ドライブトランジスタ１０５ｂのコンダクタンスを大きくする。これによりドライブトランジスタ１０５ｂが外部電源線１０２から内部電源線１０６へ電流を供給して、内部電源電位Ｖｉｎｔの電位レベルを上昇させる。したがって、内部電源電位Ｖｉｎｔは、基準電位Ｖｒｅｆと同じ電位レベルに保持される。この基準電位Ｖｒｅｆは、通常、外部電源電位Ｖｃｃから生成される。
【００４５】
外部電源線１０２に、この外部電源電位Ｖｃｃの通常の電位レベル（たとえば３．３Ｖ）よりも高い電圧レベルの過渡高電圧サージ（パルス状の高電圧ノイズであり、ＫＶオーダを有する）が印加されると、高電圧導通機構１１０が導通し、この外部電源線１０２と内部電源線１０６とを電気的に接続する。内部電源線１０６には、内部電源使用回路１０７等により与えられる浮遊容量Ｃｐが存在し、この過渡高電圧サージにより与えられる電荷ｑが、浮遊容量Ｃｐに吸収される。浮遊容量Ｃｐは十分な大きさを有しているため、内部電源線１０６上の内部電源電位Ｖｉｎｔの電位レベルに悪影響を及ぼすことなくこの高電圧サージを吸収することができ、図１に示す内部電源使用回路１０７および外部電源使用回路１０８がこの過渡高電圧サージにより破壊されるのを防止することができる。
【００４６】
図３は、図１および図２に示す高電圧導通機構の構成をより詳細に示す図である。図３（Ａ）において、外部電源線１０２は、たとえばアルミニウム（Ａｌ）で構成され、図１に示す外部電源端子１０１に接続される電源入力パッド１０１ａに、たとえばアルミニウム配線で構成される導電層１０２ａを介して接続されてこの電源入力パッド１０１ａから外部電源電位Ｖｃｃを受けて内部へ伝達する。この外部電源線１０２と平行に、たとえばアルミニウムで形成される内部電源線１０６が配設される。
【００４７】
高電圧導通機構１１０は、この外部電源線１０２にコンタクト孔（またはバイヤ孔）１２０ａを介して電気的に接続されるフィールド領域１２０と、内部電源線１０６に、コンタクト孔（またはバイヤ孔）１２２ａを介して電気的に接続されるフィールド領域１２２を含む。このフィールド領域１２０および１２２は、互いに平行にかつ間をおいて配置される。このフィールド領域１２０および１２２の間隔は、約３μｍ以下とされる（高電圧印加時パンチスルーが生じ、これらのフィールド領域１２０および１２２が電気的に接続されやすくするためである）。
【００４８】
図３（Ｂ）は、図３（Ａ）に示すラインＡ−Ａ′に沿った断面構造を示す図である。図３（Ｂ）において、フィールド領域１２０および１２２は、ｐ型半導体基板１１２表面上に、間をおいて形成される高濃度ｎ型不純物領域で形成される。フィールド領域１２０は第１のノード１２１を介して電源入力パッド１０１ａに与えられた外部電源電位Ｖｃｃを受ける。フィールド領域１２２は、第２のノード１２３を介して内部電源電位Ｖｉｎｔを受けるように接続される。この第１および第２のノード１２１および１２３は、それぞれ、電源線１０２および１０６上のノードを示す。
【００４９】
フィールド領域１２０および１２２の間の半導体基板１１２表面上に、たとえば熱酸化法を用いて形成されるフィールド絶縁膜１２４が形成される。このフィールド絶縁膜１２４上にゲート電極層が形成されていてもよい。このフィールド領域１２０および１２２外部に、ＬＯＣＯＳ酸化膜１２６ａおよび１２６ｂが形成される。フィールド領域１２０、半導体基板１１２およびフィールド領域１２２により、ラテラルｎｐｎ寄生バイポーラトランジスタが形成される。第１のノード１２１に、過渡高電圧サージが印加されてその電圧レベルが上昇したとき、フィールド領域１２０の電位が上昇して空乏層が広がり、フィールド領域１２０および１２２が電気的に導通するいわゆるパンチスルー現象が生じ、この第１のノードに生じた高電圧サージが、フィールド領域１２２を介して第２のノード１２３へ伝達され、内部電源線１０６により吸収される。この過渡高電圧サージが高い場合には、フィールド領域１２０とｐ型半導体基板１１２との間に形成されるｎ＋／ｐ接合の降伏現象が生じ、フィールド領域１２０から半導体基板１１２へ電荷が供給されて、この半導体基板１１２により吸収される。ここで、半導体基板１１２は、図示しないが、たとえば接地電位ＧＮＤまたは負電位Ｖｂｂなどの所定電位レベルにバイアスされている。
【００５０】
図３（Ａ）に示すように、外部電源線１０２と内部電源線１０６とは、長距離にわたって互いに隣接して配置される。したがって、このフィールド領域１２０および１２２も、長距離にわたって互いに隣接してかつ対向して配置することができ、十分な大きさの幅を持つことができ、応じてフィールド領域１２０からフィールド領域１２２へ高速で大きな電流（電荷量）を流すことができ、安定に過渡高電圧サージを吸収することができる。外部電源線１０２も長距離にわたって延在するため、その寄生容量も大きく、過渡高電圧サージが印加されても、この電荷を吸収して電圧レベルの上昇を抑制することができ（Ｖ＝ｑ／Ｃ）、この外部電源線１０２のサージ耐性を改善することができる。これは、内部電源線１０６においても、同様である。なお、フィールド領域１２０も、その幅を十分大きくとることができ、応じて接合容量も大きくなり、過渡高電圧サージ印加時においても、そのフィールド領域１２０の電圧レベルの上昇を抑制することができ、フィールド領域１２０と半導体基板１１２との間に形成される接合がサージ印加時破壊されるのを防止することができ、サージ耐性が改善される。
【００５１】
なお、この実施の形態１において、外部電源線１０２と、接地線１０４が隣接してかつ平行に配置される領域において、従来と同様の入力保護回路が設けられていてもよい。
【００５２】
以上のように、この発明の実施の形態１に従えば、外部電源線と内部電源線とをこの外部電源線への過渡高電圧印加時に電気的に接続するように構成したため、外部電源線および内部電源線が長距離にわたって平行に配設されるため、十分な幅を有するフィールド領域を容易に形成することができ、サージ耐性に優れかつ確実に過渡高電圧サージを吸収することのできる入力保護回路を得ることができる。
【００５３】
［実施の形態２］
図４（Ａ）および（Ｂ）は、この発明の実施の形態２に従う入力保護回路部分の平面レイアウトおよび断面構造を示す図である。図４（Ａ）において、高電圧導電機構１１０は、外部電源線１０２下に、これと平行して形成されるフィールド領域１２０と、この外部電源線１０２と平行してかつ隣接して配置される内部電源線１０６下にこの内部電源線１０６と平行に形成されるフィールド領域１２２と、フィールド領域１２０および１２２の間に形成されるたとえば第１層ポリシリコンで形成されるゲート電極層１２６を含む。このゲート電極層１２６はバイヤホール１２４ａを介して内部電源線１０６に接続される。フィールド領域１２０および１２２の間の距離は約３μｍ以下とされる。これは、以下の実施形態においても同様である。
【００５４】
フィールド領域１２０および１２２は、それぞれコンタクト孔（またはワイヤ孔）１２０ａおよび１２２ａを介して外部電源線１０２および内部電源線１０６にそれぞれ接続される。したがって、このゲート電極層１２６は、ワイヤ孔１２４ａ、内部電源線１０６、コンタクト孔１２２ａを介してフィールド領域１２２に電気的に接続される。
【００５５】
図４（Ｂ）は、図４（Ａ）に示すラインＡ−Ａ′に沿った断面構造を示す図である。図４（Ｂ）において、実施の形態１と同様ｐ型半導体基板１１２表面上に、高濃度ｎ型不純物領域で形成されるフィールド領域１２０および１２２が間をおいて形成される。このフィールド領域１２０および１２２の間の半導体基板１１２表面上に、ゲート絶縁膜（図示せず）を介してゲート電極層１２６が形成される。このゲート電極層１２６は、第２のノード１２３に接続される。他の構成は、実施の形態１と同じであり、対応する部分には同一の参照番号を付す。
【００５６】
この図４（Ａ）および（Ｂ）に示す構成においても、第１のノードに過渡高電圧サージが発生した場合、ゲート電極層１２６下の短チャネル領域にパンチスルーが生じ、このフィールド領域１２０および１２２が電気的に接続され、高電圧サージがフィールド領域１２０および基板領域１１２を介してフィールド領域１２２へ伝達されて、続いて第１のノード１２１を介して内部電源線１０６に伝達されてそこで吸収される。この第１のノード１２１へ印加される過渡高電圧サージが高い場合、フィールド領域１２０と半導体基板１１２より形成されるｎ＋／ｐ接合の降伏現象が生じ、実施の形態１と同様、所定電位レベルにバイアスされた半導体基板１１２により吸収される。
【００５７】
この図４（Ａ）および（Ｂ）に示すように、高電圧導通機構として短チャネルの、通常のＭＯＳトランジスタ（ゲート絶縁膜は比較的厚くして、その耐圧特性を保持する必要がある）を用いても、実施の形態１と同様、第１のノードに発生した過渡高電圧サージは、寄生バイポーラトランジスタの導通（空乏層の広がりによるパンチスルー）により、第２のノード１２３を介して内部電源線１０６に吸収される。このＭＯＳトランジスタのチャネル幅は十分広く確保することができるため、サージ耐性に優れた、かつ高速で過渡高電圧サージを吸収することのできる入力保護回路を実現することができる。なお、フィールド領域１２０，１２２をｐ＋型領域とし、基板１１２がｎ型基板（Ｖｃｃバイアス）とし、かつゲートがノード１２１に接続されても同様の効果が得られる。
【００５８】
［変更例１］
図５は、この発明の実施の形態２の第１の変更例の構成を示す図である。図５において、高電圧導通機構１１０は、ｎ型半導体基板１１４表面上に形成される低不純物濃度の島状不純物領域（以下、ウェル領域と称す）１１６と、このウェル領域１１６表面に形成される高濃度ｎ型不純物領域で形成されるフィールド領域１２０と、高濃度ｐ型不純物領域で構成されるフィールド領域１２８と、フィールド領域１２０および１２８の間に形成されるフィールド絶縁膜１２４を含む。フィールド領域１２０および１２８の外側には、ＬＯＣＯＳ酸化膜１２６ａおよび１２６ｂが形成される。フィールド領域１２０は、第１のノード１２１に接続され、フィールド領域１２８は、第２のノード１２３に接続される。
この図５に示す構成において、第１のノードに過渡高電圧サージが印加されると、フィールド領域１２０とウェル領域１１６の間のｎ＋／ｐ接合に降伏現象が生じ、そのフィールド領域１２０からウェル領域１１６に電流が流れ込み、このウェル領域１１６に流れ込んだ電流は、フィールド領域１２８を介して第２のノート１２３へ伝達される。この第２のノード１２３は、内部電源線１０６に接続されており、第１のノード１２１上に発生した過渡高電圧サージは、内部電源線１０６により吸収される。
【００５９】
このとき、またフィールド領域１２０、ウェル領域１１６および半導体基板１１４により、バーチカルｎｐｎ寄生バイポーラトランジスタが形成されており、ウェル領域１１６の電位が上昇すると、この寄生バイポーラトランジスタが導通し、フィールド領域１２０からウェル領域１１６を介して半導体基板１１４へ電流が流れる。これにより、過渡高電圧サージの高い場合においても、確実にこのサージを吸収することができる。なお、図５においては、この高電圧導通機構の平面レイアウトは示していないが、フィールド領域１２０および１２８は、それぞれ外部電源線および内部電源線に平行して十分な幅を有するように形成される。
【００６０】
［変更例２］
図６は、この発明の実施の形態２の第２の変形例の構成を示す図である。図６に示す構成において、フィールド領域１２０および１２２の間のｐ型半導体基板１１２表面のチャネル領域１２５に、高濃度にｐ型不純物が注入される。チャネル領域１２５上に、図示しない十分厚いゲート絶縁膜を介してゲート電極層１３６が形成され、このゲート電極層１３６は、第１のノード１２１に接続される。
【００６１】
チャネル領域１２５への高濃度のｐ型不純物イオン注入により、厚いゲート絶縁膜の効果に加えてこのＭＯＳトランジスタのしきい値電圧は十分高くされる。この第１のノード１２１に過渡高電圧サージが発生した場合、第１のノード１２１と第２のノード１２３の電位差が、このＭＯＳトランジスタのしきい値電圧よりも高くなると、このＭＯＳトランジスタが導通し、第１のノード１２１から第２のノード１２３へ電流が流れ、第２のノード１２３を介して内部電源線１０６へ電荷が伝達され、サージが吸収される。この図６に示すような、十分に高いしきい値電圧を有するＭＯＳトランジスタを用いても、同様の効果を得ることができる。
【００６２】
このチャネル領域１２５においては、図示のようにゲート絶縁膜に代えて、図５に示すフィールド絶縁膜１２４が形成されてもよい。なおこの図６に示す構成においても、第１のノードに過渡高電圧サージが発生し、フィールド領域１２０と半導体基板１１２の間のｎ＋／ｐ接合に降伏現象が生じた場合、フィールド領域１２０から半導体基板１１２へ電流が流れ、同様、サージがこの半導体基板１１２により吸収される。
【００６３】
以上のように、この発明の実施の形態２に従えば、フィールドトランジスタに代えて、ＭＯＳトランジスタまたはｎ＋／ｐ接合を用いて入力保護機構を構成しているため、過渡高電圧サージ発生時、ＭＯＳトランジスタのパンチスルー現象（寄生バイポーラトランジスタのオン状態）またはｎ／ｐ接合の降伏現象により、この過渡高電圧サージを吸収することができ、内部回路を確実に保護することができる。
【００６４】
［実施の形態３］
図７（Ａ）は、この発明の実施の形態３に従う入力保護回路の平面レイアウトを示し、図７（Ｂ）は、図７（Ａ）のラインＡ−Ａ′に沿った断面構造を示す図である。
【００６５】
図７（Ａ）において、高電圧導通機構は、電源入力パッド１０１ａに導電配線１０２ａを介して接続される外部電源線１０２と、この外部電源線１０２と平行してかつ間をおいて配置される一定の電位を伝達する導電配線１４０と、この外部電源線１０２に、コンタクト孔１４２ａを介して接続されるフィールド領域１４２と、導電配線１４０にコンタクト孔１４４ａを介して接続さるフィールド領域１４４を含む。このフィールド領域１４２および１４４は、それぞれ、外部電源線１０２および導電配線１４０と平行にかつそれらの下部に形成される。フィールド領域１４２および１４４は、それぞれ十分な幅を有するように形成される。
【００６６】
図７（Ｂ）において、フィールド領域１４２および１４４は、それぞれ、高濃度ｎ型不純物領域で構成される。フィールド領域１４２は、コンタクト孔１４２ａに形成されたコンタクト１４２ｂを介して外部電源線１０２に接続される。このコンタクトとフィールド領域１４２との接触部の下部に、このフィールド領域１４２外部にかつフィールド領域１４２と接して低不純物濃度のｎ型不純物領域（下部ウェルと以下称す）１４５が形成される。フィールド領域１４４は、コンタクト孔１４４ａに形成されたコンタクト１４４ｂを介して導電配線１４０に接続される。フィールド領域１４４とコンタクト１４４ｂとの接触部の下部のフィールド領域１４４の外部に、このフィールド領域１４４と接して下部ウェル１４６が形成される。これらの下部ウェル１４５および１４６ならびにフィールド領域１４２および１４４は、ｐ型半導体基板１１２表面に形成される。
【００６７】
導電配線１４０は、実施の形態１または実施の形態２の内部電源線であってもよく、また別系統の外部電源線が設けられている場合、この別系統の外部電源線であってもよい。または、この導電配線１４０は、接地電位を伝達する接地線であってもよい。
【００６８】
外部電源線１０２に過渡高電圧サージが発生した場合、このフィールド領域１４２に対し、コンタクト１４２ｂを介して大電流が流れる。この大電流により、フィールド領域１４２の電位が上昇したとき、フィールド領域１４２と基板１１２との間に高電界が生じる。しかしながら、下部ウェル１４５を設けることにより、このフィールド領域１４２と基板１１２との間の不純物濃度勾配が緩やかとなり、高電界が発生しやすい部分において、この不純物濃度の勾配により、空乏層が狭くなるのを防止することができ、ｐ／ｎ＋接合面に高電界が印加されるのを防止することができ、接合耐圧を改善することができる。これにより、サージ印加時における接合破壊を防止することができる。また、コンタクト１４２ｂに大電流が流れ、このコンタクト１４２ｂを構成する金属が溶融してフィールド領域１４２で拡散しても、この溶融金属は下部ウェル１４５にまで拡散するだけであり、この溶融金属によるコンタクト１４２ｂと基板１１２との短絡を防止することができる（突き抜け現象の防止）。これにより、サージ発生時におけるフィールド領域１４２における接合破壊を防止することができ、サージ耐性を増加させることができる。
【００６９】
また、サージ発生時において、フィールド領域１４２から基板１１２を介して大電流が流れ込むとき、フィールド領域１４４に大電流が流れ、同様高電界が発生する可能性があるもの、この下部ウェル１４６を設けることにより、フィールド領域１４４における高電界の発生を抑制することができ、また大電流によるコンタクト１４４ｂ溶融時においても、その溶融金属の拡散を下部ウェル１４６内で停止させることができ、コンタクト１４４ｂと基板１１２との短絡を防止することできる。
【００７０】
また、この導電配線１４０に対しても、下部ウェル１４６を設けておくことにより、たとえば導電配線１４０が別系統の動作電源配線または接地線の場合、この導電配線１４０において発生した過渡高電圧サージを、安定に外部電源線１０２で吸収することができ、外部電源線１０２および導電配線１４０いずれにおいて過渡高電圧サージが発生した場合においても、確実にこのサージを吸収することができる。
【００７１】
［変更例１］
図８は、この発明の実施の形態３の第１の変更例の構成を示す図である。図８に示す構成においては、フィールドトランジスタに代えて、ＭＯＳトランジスタが用いられる。すなわち、フィールド領域１４２および１４４間の半導体基板１１２表面上に、ゲート絶縁膜（図示せず）を介してゲート電極層１４７が形成される。このゲート電極層１４７は、導電配線１４０に接続される。他の構成は、図７（Ｂ）に示す構成と同じであり、対応する部分には同一の参照番号を付す。
【００７２】
この図８に示す構成においては、外部電源配線１０２において過渡高電圧サージが発生した場合、大電流がコンタクト１４２ｂを介して流れても、このコンタクト１４２ｂの溶融金属の半導体基板１１２への拡散を防止することができ、またこのフィールド領域１４２の接合界面における電界集中を緩和することができ、接合破壊を防止することができる。したがってこの図８に示す構成においても、先の図７（Ｂ）に示す構成と同様、安定にサージを吸収することができる。
【００７３】
なお、この図８に示す構成において、下部ウェル１４５は、ゲート電極層１４７下部にまで形成され、いわゆるＬＤＤ（ライトリードープトドレイン）構造と同様の構成がとられてもよい。これはフィールド領域１４２においても同様である。
【００７４】
［変更例２］
図９は、この発明の実施の形態３の第２の変更例の構成を示す図である。図９に示す構成においては、ｎ型半導体基板１１４表面に、低不純物濃度のｐ型ウェル領域１１６が形成される。このウェル領域１１６表面に、間をおいて高濃度ｎ型不純物領域で構成されるフィールド領域１４２と、高濃度ｐ型不純物領域で形成されるフィールド領域１４９が形成される。フィールド領域１４２は、コンタクト１４２ｂを介して外部電源線１０２に接続され、フィールド領域１４９は、コンタクト１４４ｂを介して導電配線１４０に接続される。フィールド領域１４２および１４９の間のウェル領域１１６表面に、フィールド絶縁膜１２４が形成される。この図９に示す構成は、ｐ／ｎ接合ダイオードを用いて、外部電源線１０２に発生した高電圧サージを導電配線１４０により吸収している。フィールド領域１４９は、ウェル領域１１６と電気的に接続されており、したがってこのウェル領域１１６とフィールド領域１４９の間の接合（ｐ＋／ｐ接合）においては、何ら高電界は印加されない。したがって、このフィールド領域１４９においては下部ウェルは設けられていない。一方、フィールド領域１４２においては、このフィールド領域１４２はｎ型不純物領域で構成されているため、高電圧サージが外部電源線１０２において発生したときに生じるｎ＋／ｐ接合面における高電界集中を下部ウェル１４５により緩和する。また、この下部ウェル１４５により、コンタクト１４２ｂの溶融金属のウェル１１６への拡散を防止し、フィールド領域１４２に対する金属突き抜け現象を防止する。これにより、安定に外部電源線１０２において発生した過渡高電圧サージを吸収することができる。
【００７５】
またこの図９に示す構成においては、下部ウェル１４５を設けることにより、下部ウェル１４５とｎ型半導体基板１１４との間の距離が短くなる。したがって、フィールド領域１４２および下部ウェル１４５をコレクタとし、ｐウェル領域１１６をベースとし、ｎ型半導体基板１１４をエミッタとするバーティカル寄生バイポーラトランジスタのベース領域の長さが短くされ、このバーティカル寄生バイポーラトランジスタの電流増幅率が高くされ、フィールド領域１４２からウェル領域１１６へ電流が流れ込んだとき、この寄生バイポーラトランジスタが高速でオン状態とされ、ウェル領域１１６から半導体基板１１４へ電流を流すことにより、サージを、導電配線１４０および半導体基板１１４両者で吸収することができ、高速かつ確実に過渡高電圧サージを吸収することができる。
【００７６】
［変更例３］
図１０は、この発明の実施の形態３の第３の変更例の構成を示す図である。図１０において、ｎ型半導体基板１１４表面に高濃度ｐ型不純物領域で形成されるフィールド領域１５２および１５４が形成される。このフィールド領域１５２および１５４は、それぞれ、コンタクト１５２ｂおよび１５４ｂを介して接地線１５０および導電配線１４０に接続される。コンタクト１５２ｂとフィールド領域１５２との接触部下部に、低不純物濃度のｐ型不純物領域（下部ウェル）１５５が形成され、またコンタクト１５４ｂとフィールド領域１５４ｂの接触部下部にこのフィールド領域１５４と接して下部ウェル１５６が形成される。フィールド領域１５２および１５４間の半導体基板１１４の表面上に、図示しないゲート絶縁膜を介してゲート電極層１５７が形成される。このゲート電極層１５７は、接地線１５０に接続される。ｐ型基板１１４は、導電配線１４０に伝達される電圧と同程度の電圧レベルのバイアス電位Ｖｂにバイアスされる。
【００７７】
この図１０に示す構成の場合、接地線１５０において負の高電圧サージが発生した場合、フィールド領域１５２と半導体基板１１４間の接合が降伏して、基板１１４からフィールド領域１５２、コンタクト１５２ｂを介して接地線１５０に電流が流れる。このときまた、フィールド領域１５２および１５４の間がパンチスルー状態となり（ラテラル寄生バイポーラトランジスタがオン状態とされる）、導電配線１４０からフィールド領域１２４、を介してフィールド領域１５２へ電流が供給され、この接地線１５０上に発生した負の高電圧サージを吸収することができる。
【００７８】
この図１０に示す構成においても、大電流が流れて、コンタクトが溶融しても、この溶融金属が半導体基板１１４へ拡散するのを防止することができ、接合破壊を確実に防止することができる。また、大電流が生じても下部ウェル１５５および１５６により、大電流が発生する領域、すなわち高電界が発生する可能性が最も高い領域において下部ウェルを設けているため、この高電界を緩和することができ、フィールド領域１５２および１５４の接合破壊を防止することができる。
【００７９】
なお、この図１０に示す構成においても、下部ウェル１５５および１５６は、ゲート電極層１５７下部にまで形成されてもよい。
【００８０】
以上のように、この実施の形態３に従えば、電源線とコンタクトを介して接続されるフィールド領域のコンタクト下部に、低不純物濃度のウェル領域（不純物領域）を設けたため、過渡高電圧サージにより大電流が生じた場合においても、このフィールド領域の接合破壊を防止することができ、サージ耐性の高い入力保護回路を得ることができる。
【００８１】
［実施の形態４］
図１１は、この発明の実施の形態４に従う半導体装置の構成を概略的に示す図である。図１１（Ａ）において、半導体装置２００は、メモリセルアレイおよびその周辺回路を含むアレイ内部回路２１０と、このアレイ内部回路２１０により処理されるデータを外部と授受するためのデータ入出力回路２１５を含む。
【００８２】
このアレイ内部回路２１０に対しては、専用の外部電源端子２０１および接地端子２０３が設けられ、またデータ入出力回路２１５に対しては専用の外部電源端子２０２および接地端子２０４が設けられる。外部電源端子２０２の電源電位には、データを入出力するために用いられることを示すために、外部電源電位ＶｃｃＱという符号を用いる。このアレイ内部回路２１０およびデータ入出力回路２１５に対する電源配線（電源線および接地線両者を含む）を別々に設けることにより、大きな電力を消費するデータ入出力回路２１５の動作時における電源電位の変動（電源バンプ）の影響がアレイ内部回路２１０の動作に及ぼされるのを防止し、アレイ内部回路２１０を安定に動作させるとともに、データ入出力回路２１５に対し安定に電源電位ＶｃｃＱおよび接地電位ＧＮＤを供給する。
【００８３】
図１１（Ｂ）において、半導体装置内部の電源パッドの配置が示される。この図１１（Ｂ）においては、いわゆるＬＯＣ（リード・オン・チップ）構造のパッド配置が一例として示される。外部電源電位Ｖｃｃを受けるパッド２０１ａと、外部電源電位ＶｃｃＱを受ける電源パッド２０２ａが隣接して配置されるように示される。この電源パッド２０１ａから電源線２２２が延在し、アレイ内部回路２１０に含まれるセンスアンプおよびデコーダなどのアレイ周辺回路２１０ａへ電源電位が供給される。一方、電源パッド２０２ａに対し、この電源線２２２と平行に電源線２２４が配設され、データ入出力回路２１５に対し電源電位ＶｃｃＱを供給する。ここで図１１（Ｂ）において、接地線は示していない。また電源パッド２０１ａから内部降圧回路を介して電源線２２２に内部電源電位Ｖｉｎｔが供給されてもよく、また外部電源電位Ｖｃｃが電源線２２２にそのまま供給されてもよい（内部降圧回路が設けられていない場合）。
【００８４】
図１１（Ｂ）に示すように、このような電源線２２２および２２４が別々に設けられている場合においても、長距離にわたってこれらの電源線２２２および２２４が平行に配設される。したがって、図１２に示すようにこれらの電源線２２２および２２４を用いて容易に十分なレイアウト面積を有する入力保護回路を形成することができる。
【００８５】
図１２において、データ入出力回路２１５に対し外部からの電源電位ＶｃｃＱを伝達する外部電源配線２２４と電源線２２２の間に、入力保護回路（高電圧導通機構）２２５が設けられる。この電源線２２２は外部電源端子２０１に電気的に結合される。
【００８６】
データ入出力回路２１５は、図１２においては、出力部が外部電源電位ＶｃｃＱを受ける。大きな負荷を高速で駆動するため、データ出力部が最も消費電流が大きいためである。データ入出力回路２１５は、内部から読出されたデータを増幅する（レベル変換機能を有してもよい）インバータ回路２１５ａと、電源線２２４とデータ出力端子２１５ｄの間に接続されかつそのゲートにインバータ回路２１５ａの出力信号を受けるｎチャネルＭＯＳトランジスタ２１５ｂと、データ出力端子２１５ｄと接地端子（接地線，接地ノード）２０４との間に接続されかつそのゲートにインバータ回路２１５ａの出力信号を受けるｎチャネルＭＯＳトランジスタ２１５ｃを含む。データ出力端子２１５ｄには、したがって電源電位ＶｃｃＱレベルのデータまたは接地電位ＧＮＤレベルのデータが出力される。データ入出力端子２１５ｄに現われるデータ信号の振幅を外部電源電位ＶｃｃＱ（＝Ｖｃｃ）レベルとすることにより、外部に設けられた装置との互換性を保持する。
【００８７】
入力保護回路２２５は、図１２においては、寄生ｎｐｎバイポーラトランジスタで構成されるように示される。電源線２２４上に過渡高電圧サージが発生したとき、この入力保護回路２２５に含まれるバイポーラトランジスタが導通し、電源線２２２上へこの過渡高電圧サージによる電流（電荷）を放電し、この電源線２２２により高電圧サージを吸収する。電源線２２２には多くの回路が接続されており、電源線２２２は大きな浮遊容量を有しており、安定にこの過渡高電圧サージにより生じた電荷を吸収することができる。
【００８８】
図１３（Ａ）および（Ｂ）は、図１２に示す入力保護回路の平面レイアウトおよび断面構造を示す図である。図１３（Ａ）において、外部電源電位ＶｃｃＱを受ける電源入力パッド２０２ａが、導電配線２２４ａを介して電源線２２４に接続される。この電源線２２４と隣接してかつ平行して別の電源線２２２が配置される。電源線２２４下部にこの電源線２２４と平行してフィールド領域２３４が形成され、また電源線２２２下部にこの電源線２２２と平行してフィールド領域２３２が形成される。フィールド領域２３２および２３４は、それぞれコンタクト孔２３２ａおよび２３４ａを介して電源線２２２および２２４にそれぞれ接続される。電源線２２２および２２４が比較的長距離にわたって平行して配線されているため、フィールド領域２３２および２３４の対向する部分の長さを十分に大きくとることができる。これにより、先の実施の形態１ないし３と同様、サージ耐性に優れかつ高速でサージ電流を吸収することのできる入力保護回路を得ることができる。
【００８９】
図１３（Ｂ）は、図１３（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。フィールド領域２３２は、高濃度ｎ型不純物領域により構成され、フィールド領域２３４は、高濃度ｎ型不純物領域により構成される。これらのフィールド領域２３２および２３４は、ｐ型半導体基板１１２表面に形成される。フィールド領域２３２および２３４の間の基板１１２の表面上にフィールド絶縁膜２３９が形成される。フィールド領域２３４は、第１のノード２３７に接続されかつフィールド領域２３２は、第２のノード２３８に接続される。これらのノード２３７および２３８にはそれぞれ電源電位ＶｃｃＱおよびＶｃｃが印加される。この図１３（Ａ）および（Ｂ）の入力保護回路の構成は、先の実施の形態１ないし３に示す高電圧導通機構と同じであり、第１のノード２３７に電源電位ＶｃｃＱの通常動作時に与えられる電圧レベルよりも高い過渡高電圧サージが印加されたとき、このフィールド領域２３４、半導体基板１１２およびフィールド領域２３２により形成される寄生ｎｐｎバイポーラトランジスタが導通し（フィールド領域２３４および２３２のパンチスルーおよびフィールド領域２３４の接合の降伏）、高電圧サージがフィールド領域２３２を介して第２のノード２３８へ伝達され、また基板１１２へ伝達されてこの高電圧サージが吸収される。
【００９０】
この電源線２２２は、外部電源電位Ｖｃｃが伝達される電源線ではなく、内部電源電位Ｖｉｎｔが伝達される内部電源線であってもよく、また接地電位ＧＮＤ（出力回路用のＧＮＤＱ）が伝達される接地線であってもよい。
【００９１】
図１４は、図１１（Ｂ）に示すアレイ周辺回路２１０ａの具体的構成の一例を示す図である。図１４において、アレイ周辺回路は、ビット線対ＢＬおよびＺＢＬに対して設けられ、このビット線ＢＬおよびＺＢＬの電位を差動的に増幅するセンスアンプＳＡと、電源線２２２ａ上の外部電源電位Ｖｃｃを一方動作電源電位として動作し、センスアンプＳＡを活性化するセンス活性化信号φＳＰおよびφＳＮを出力するセンス活性化回路２６０を含む。ビット線対ＢＬおよびＺＢＬと交差する方向にワード線ＷＬが配置される。ワード線ＷＬとビット線対ＢＬおよびＺＢＬの交差部に対してメモリセルＭＣが配置される。図１４においては、ビット線ＢＬとワード線ＷＬの交差部に配置されるメモリセルＭＣを代表的に示す。メモリセルＭＣが行および列のマトリクス状に配設され、メモリセルの各行に対応してワード線ＷＬが配置され、メモリセルの各列に対応してビット線対ＢＬおよびＺＢＬが配置される。メモリセルＭＣは、情報を格納するキャパシタＣＭと、ワード線ＷＬ上の信号電位に応答して導通してキャパシタＣＭをビット線ＢＬに電気的に接続するアクセストランジスタＭＴを含む。
【００９２】
センスアンプＳＡは、ビット線対ＢＬおよびＺＢＬの間に交差結合された１対のｎチャネルＭＯＳトランジスタＮＱと、ビット線対ＢＬおよびＺＢＬの間に互いに交差結合される１対のｐチャネルＭＯＳトランジスタＰＱを含む。このセンスアンプＳＡに対し、センス活性化回路２６０からのセンス活性化信号φＳＰに応答して導通し、電源線２２２ａ上の電源電位ＶｃｃをｐチャネルＭＯＳトランジスタＰＱの接続部へ伝達する活性化トランジスタＰＴと、センス活性化回路２６０からのセンス活性化信号φＳＮに応答して導通して、接地電位ＧＮＤを１対のｎチャネルＭＯＳトランジスタの接続部へ供給する活性化トランジスタＮＴを含む。この電源線２２２ａは、ノード２０１ａに接続される。このノード２０１ａは電源パッドであってもよく、また外部ピン端子であってもよい。
【００９３】
この図１４に示す構成において、センスアンプＳＡの活性化時、すなわち活性化トランジスタＰＴおよびＮＴの導通時、ｐチャネルＭＯＳトランジスタＰＱがビット線ＢＬおよびＺＢＬの高電位のビット線を電源電位Ｖｃｃレベルにまで上昇させ、一方ｎチャネルＭＯＳトランジスタＮＱが、低電位のビット線を接地電位ＧＮＤレベルにまで放電する。この図１４に示す構成においては、ビット線ＢＬおよびＺＢＬの電位振幅は、電源電位Ｖｃｃレベルとされる。したがってこの図１４に示す半導体装置の場合、内部降圧回路は設けられておらず、外部から与えられる電源電位が内部動作電源電位として利用される。センスアンプＳＡは、ビット線対ＢＬおよびＺＢＬそれぞれに対して設けられる。したがって、センスアンプＳＡの動作時、多くのビット線ＢＬおよびＺＢＬの充放電が行なわれるため、電源線２２２ａの消費電流は大きくなる。電源線２２２ａの専用の電源ピン端子からノード２０１ａを介して電源電位を供給することにより、安定にセンス動作を行なうことができる。この場合、多くのセンスアンプを駆動するため電源線２２２ａの幅および寄生容量は大きく、サージ吸収用の電源線として用いられても、安定に過渡高電圧サージを吸収することができる。
【００９４】
以上のように、この実施の形態４に従えば、外部電源配線と別の一定電位が供給される導電配線との間に高電圧導通機構を設けたため、これらの電源線および導電配線が長距離にわたって平行して並設されるため、容易に高電圧導通機構を配設するための必要十分な面積を確保することができ、何ら占有面積を増加させることなく確実にサージ吸収用の入力保護回路を実現することができる。
【００９５】
［実施の形態５］
図１５（Ａ）および（Ｂ）は、この発明の実施の形態５に従う入力保護回路部分の平面レイアウトおよび断面構造を示す図である。図１５（Ａ）において、高電圧導通機構は、電源入力パッド３００に導電配線３０２ａを介して接続される電源線３０２と、この電源線３０２下部に、電源線３０２と平行に形成されるフィールド領域３１２と、フィールド領域３１２と平行に配設されるフィールド領域３１４を含む。このフィールド領域３１４は半導体基板３０４に電気的に接続される。フィールド領域３１２は、コンタクト孔３１２ａを介して電源線３０２に電気的に接続され、またフィールド領域３１４は、コンタクト孔３１６ａを介してゲート電極層３１６に接続される。このゲート電極層３１６は、フィールド領域３１２および３１４間の領域にこれらのフィールド領域３１２および３１４と平行にかつ電源線３０２および３０４より下層に配設される。
【００９６】
図１５（Ｂ）は、図１５（Ａ）のラインＡ−Ａ′に沿った断面構造を示す図である。図１５（Ｂ）において、ｐ型半導体基板３０４表面上に、高濃度ｎ型不純物領域で構成されるフィールド領域３１２と、高濃度ｐ型不純物領域で構成されるフィールド領域３１４が配設される。これらのフィールド領域３１２および３１４の間の基板３０４表面上に、図示しないゲート絶縁膜を介してゲート電極層３１６が配設される。このゲート電極層３１６は、フィールド領域３１４と電気的に接続される。フィールド領域３１４および半導体基板３０４は同じ導電型であり、フィールド領域３１４は、半導体基板３０４よりも高不純物濃度を有しており、フィールド領域３１４は、半導体基板３０４と電気的に接続される。フィールド領域３１２は、第１のノード３０１に電気的に接続される。第１のノード３０１は、電源入力パッド３００または外部電源端子であってもよく、また導電配線３０２ａまたは電源線３０２の任意の場所であってもよい。半導体基板３０４は、一定のバイアス電位（接地電位または負電位）Ｖｂを受ける。
【００９７】
第１のノード３０１に過渡高電圧サージが発生した場合、このフィールド領域３１２のｎ＋／ｐ接合が降伏現象を起こし、半導体基板３０４表面に沿って、フィールド領域３１２から、フィールド領域３１４へ電荷が流れ、このフィールド領域３１４へ流れ込んだ電荷が、半導体基板３０４により吸収される。第１のノード３０１に与えられた高電圧サージが大きいとき、また、このフィールド領域３１２と半導体基板３０４の間の接合の降伏現象が生じ、フィールド領域３１２から基板３０４へ直接電流が流れる。
【００９８】
図１５（Ａ）および（Ｂ）に示す構成の場合、高電圧導通機構は、その第２のノードが、半導体基板に電気的に接続されている。したがって、電源線３０２と平行に配設される導電配線（接地線、内部電源線または基準電源線）が存在しない場合においても、この電源線３０２下部に形成されたフィールド領域３１２と平行に対向してフィールド領域３１４を半導体基板３０４表面に形成することにより、十分な幅を有する高電圧導通機構を実現することができる。したがって、必要とされる配線が存在しない場合においても、容易に必要とされる面積を有する高電圧導通機構を実現することができる。
【００９９】
半導体基板３０４は、十分大きな容量を有しているため、安定に高電圧サージを吸収することができる。またこの電源線３０２は、任意の形状をとることができるため（第２のノードに接続される導電配線が存在しないため）、必要とされる幅方向の長さをフィールド領域３１２はとることができ、応じて、電源線３０２の浮遊容量を十分に大きくすることができ、サージ耐性に優れた入力保護回路を実現することができる。
【０１００】
［変更例］
図１６は、この発明の実施の形態５の変更例を示す図である。図１６に示す構成において、図１５（Ｂ）に示す構成と異なり、フィールド領域３１２および３１４の間の半導体基板３０４表面に、フィールド絶縁膜３１７が形成される。このフィールド領域３１２および３１４外周にＬＯＣＯＳ膜３１５ａおよび３１５ｂが形成される。フィールド領域３１４に、基板バイアス電位Ｖｄ（接地電位または負電位）が印加される。この図１６に示す構成においても、第１のノード３０１に過渡高電圧サージが発生した場合、このフィールド領域３１２、半導体基板３０４およびフィールド領域３１４で形成されるｎ＋／ｐ／ｐ＋ダイオードが導通し、第１のノード３０１に発生した過渡高電圧サージを半導体基板３０４で吸収することができる。
【０１０１】
なお、この実施の形態５において、第１のノード３０１を、ｐ型の不純物領域からなるフィールド領域へ接続し、半導体基板をｎ型として、このフィールド領域３１２をｎ型高濃度不純物領域より形成することにより、この高電圧サージを吸収する保護回路を実現することができる。
【０１０２】
以上のように、この発明の実施の形態５に従えば、過渡高電圧サージを半導体基板で吸収するように構成したため、電源配線と導電配線が平行して配置されていない領域においても、この電源線を一方ノードとした高電圧導通機構を基板上空き領域を利用して形成することができ、何ら面積増加を伴うことなく必要とされる面積を有する入力保護回路（高電圧導通機構）を実現することができる。
【０１０３】
［実施の形態６］
図１７（Ａ）は、この発明の実施の形態６に従う入力保護回路の要部の構成を示す平面レイアウト図であり、図１７（Ｂ）は、図１７（Ａ）のラインＡ−Ａ′に沿った断面構造を示す図である。図１７（Ａ）において、入力保護回路は、外部から与えられる電源電位Ｖｃｃを受ける電源入力パッド４００と、この電源入力パッド４００に導電配線４０１を介して接続され、外部電源電位Ｖｃｃを内部へ伝達する外部電源線４０２と、この外部電源線４０２と平行してかつ隣接して延在して配置される導電配線４０４とを含む。この導電配線４０４は、先の実施の形態４または５と同様、別に設けられた外部電源線、接地線、内部電源線、データ出力部に対して設けられた接地線のいずれであってもよい。動作電源電位としての接地電位ＧＮＤまたは電源電位ＶｃｃまたはＶｉｎｔを伝達する導電配線であればよい。
【０１０４】
高電圧導通機構は、この電源線４０２下部に、この電源線４０２と平行して形成されかつこの電源線４０２にコンタクト孔（またはバイア孔）４１４ｂを介して接続されるフィールド領域４１２と、導電配線４０４と平行してこの導電配線４０４下部に、フィールド領域４１２と狭い間（約３μｍ以下）をおいて配置されるフィールド領域４１４を含む。このフィールド領域４１４は、コンタクト孔（またはバイア孔）４１４ａを介して導電配線４０４に接続される。
【０１０５】
図１７（Ｂ）において、フィールド領域４１２および４１４は、低濃度ｐ型不純物領域で構成されるウェル領域４２０に形成される。このフィールド領域４１２および４１４間のウェル領域４２０表面に、フィールド絶縁膜４１７が形成される。フィールド領域４１２は、高濃度ｎ型不純物領域で構成され、フィールド領域４１４は、高濃度ｐ型不純物領域で構成される。フィールド領域４１２は、コンタクト孔４１４ｂに形成されたコンタクト４０２ａを介して電源線４０２に接続される。フィールド領域４１４は、コンタクト孔４１４ａに形成されたコンタクト４０４ａにより導電線４０４に接続される。フィールド領域４１２のコンタクト４０２ａとの接触部の下部に、このフィールド領域４１２と接して低濃度ｎ型不純物領域で構成される下部ウェル４１５が形成される。ウェル領域４２０は、ｎ型半導体基板４２２表面に形成される。このウェル領域４２０は、ＬＯＣＯＳ膜４１９ａおよび４１９ｂにより他の回路部分から分離される。半導体基板４２２は、外部電源電位Ｖｃｃまたは接地電位レベルのバイアス電位Ｖｂに固定される。
【０１０６】
この図１７（Ａ）および（Ｂ）に示す構成においても、電源線４０２において過渡高電圧サージが発生した場合、このフィールド領域４１２とウェル領域４２０との間の接合の降伏現象（またはフィールド領域間パンチスルー）が生じ、フィールド領域４１２からウェル領域４２０を介してフィールド領域４１４へ電流が流れ、この高電圧サージにより生じた電流が導電配線４０４により吸収される。またこのとき、フィールド領域４１２、下部ウェル４１５、ウェル領域４２０および半導体基板４２２により形成されるラテラルｎｐｎバイポーラトランジスタが導通し、この下部ウェル４１５から、ウェル領域４２０を介して基板４２２へ電流が流れ、この高電圧サージが半導体基板４２２により吸収される。図１７（Ｂ）においては、下部ウェル４１５が、寄生バイポーラトランジスタのエミッタ領域を構成するように示される。しかしながら、この寄生バイポーラトランジスタは、過渡高電圧サージ発生時に導通するため、下部ウェル４１５は、この寄生バイポーラトランジスタのコレクタ領域を形成してもよい。この寄生バイポーラトランジスタのベース領域は、下部ウェル４１５が設けられているため、その長さが小さくされ、電流増幅率が大きくなり、より多くの電流を、高速で半導体基板４２２へ流すことができ、高速で高電圧サージを吸収することができる。
【０１０７】
なお、図１７（Ｂ）において、示される導電型をすべて逆とすれば、電源線２０２に代えて、接地線に対する負の高電圧サージに対する保護回路を実現することができる。
【０１０８】
［変更例］
図１８は、この発明の実施の形態６の変更例の構成を示す図である。図１８に示す構成においては、フィールド領域４１４に代えて高濃度ｎ型不純物領域で形成されるフィールド領域４２４が用いられ、このフィールド領域４２４とコンタクト４０４ａとの接触部の下部にこのフィールド領域４２４と接して、低濃度ｎ型不純物領域で構成される下部ウェル４２２が形成される。すなわち、この図１８に示す構成においては、図１７に示すｎ＋／ｐダイオードに代えて、フィールドトランジスタ（ゲート電極はあってもなくてもよい）が高電圧導通機構として用いられる。他の構成は、図１７（Ｂ）に示す構成と同じである、対応する部分には同一参照番号を付す。
【０１０９】
この図１８に示す構成においては、電源線４０２において過渡高電圧サージが発生した場合、フィールドトランジスタのパンチスルー現象（寄生バイポーラトランジスタの導通）により、導電配線４０４により過渡高電圧サージが吸収される。このとき、また下部ウェル４１５、およびフィールド領域４２４に対する下部ウェル４２２を設けることにより、コンタクト４０４ａに対して集中して流れる電流によるフィールド領域４２４の電界集中およびコンタクト４０４ａの溶融金属の接合の突き抜けをを防止することができ、サージ耐性に優れた入力保護機構を実現することができる。
【０１１０】
なお、この図１８に示す構成においても、寄生バイポーラトランジスタとしては、下部ウェル４１５および４２２が、コレクタとして作用しかつ半導体基板４２２のエミッタとして作用する寄生バイポーラトランジスタが形成されてもよい。また、示される導電型をすべて逆とし、基板バイアス電位を接地電位または負電位とすることにより、接地線に対する負の高電圧サージを吸収する入力保護回路を実現することができる。
【０１１１】
以上のように、この実施の形態６に従えば、いわゆるトリプルウェル構造を用いて、高電圧サージを半導体基板またはウェル領域で吸収するように構成しているため、ウェル領域および半導体基板の大きな寄生容量に、安定に過渡高電圧サージによる電荷を吸収することができ、サージ耐性に優れた入力保護回路を実現することができる。
【０１１２】
なお、この実施の形態６においても、フィールドトランジスタに代えてＭＯＳトランジスタが用いられても同様の効果を奏することができる。
【０１１３】
［実施の形態７］
図１９（Ａ）は、この発明の実施の形態７の入力保護回路部分の平面レイアウトを概略的に示す図であり、図１９（Ｂ）は、図１９（Ａ）に示すラインＢ−Ｂ′に沿った断面構造を概略的に示す図である。図１９（Ａ）において、外部電源電位Ｖｃｃを第１のノード５０４を介して受ける不純物領域５００と、この不純物領域５００と所定の間隔（約３μｍ以下）をおいてこの不純物領域５００を取り囲むように形成される不純物領域５０２とが設けられる。この不純物領域５００は、高濃度不純物領域（拡散領域）または低濃度不純物領域（ウェル領域）のいずれでもよい。以下の説明においては、不純物領域は、この高濃度不純物領域（拡散領域）および低濃度不純物領域（ウェル領域）両者を示すものとして用いる。
【０１１４】
不純物領域５０２は、第２のノード５０６を介して内部電源電位または接地電位であるバイアス電位Ｖｂに固定される。
【０１１５】
図１９（Ｂ）において、不純物領域５００が、ｐ型半導体基板５１２の表面に形成される。この不純物領域５００は、ｎ型の導電型を有する。この不純物領域５００の両側に、フィールド絶縁膜５１０ａおよび５１０ｂを間においてｎ型不純物領域５０２ａおよび５０２ｂが形成される。この不純物領域５０２ａおよび５０２ｂは連続的に形成されて、バイアス電位Ｖｂをそれぞれノード５０６ａおよび５０６ｂを介して受ける。なお、不純物領域５００がウェル領域で構成される場合、第１のノード５０４に接続する部分は、高濃度不純物領域（拡散領域）で形成される。また、不純物領域５０２ａおよび５０２ｂが、ウェル領域で構成される場合、バイアス電位Ｖｂに接続される部分は、高濃度不純物領域（拡散領域）で形成される。
【０１１６】
この不純物領域５０２ａおよび５０２ｂの外周に、ＬＯＣＯＳ膜５０９ａおよび５０９ｂが形成される。
この図１９（Ａ）および（Ｂ）に示す構成においても、第１のノード５０４において過渡高電圧サージが発生した場合、フィールド絶縁膜５１０ａおよび５１０ｂの下の領域を介して不純物領域５００と不純物領域５０２ａおよび５０２ｂとの間にパンチスルー現象（不純物領域５００と基板５１２との間の接合の降伏（ブレークスルー））が生じ、不純物領域５００と不純物領域５０２ａおよび５０２ｂとが電気的に接続し、過渡高電圧サージが、第２のノード５０６ａを介して吸収される。
【０１１７】
この図１９（Ａ）および（Ｂ）に示す構成の場合、何ら電源線および導電配線を互いに平行して配設する必要はなく、半導体基板表面に形成された不純物領域を用いて入力保護回路を形成することができる。また不純物領域５００の外周に沿って、不純物領域５０２が形成されるため、この過渡高電圧サージ電流が流れる領域の幅を十分大きくとることができ、半導体基板表面の、任意の領域において、小占有面積で大きなチャネル幅を有するフィールドトランジスタを等価的に形成することができ、応じて小占有面積でサージ耐性の高い入力保護回路を実現することができる。
【０１１８】
［変更例１］
図２０は、この発明の実施の形態７の変更例１の構成を示す図である。図２０においては、断面構造のみが示される。図２０においては、不純物領域５００の外周に沿って、フィールド絶縁膜５１０ａおよび５１０ｂを間において、高濃度ｐ型不純物領域５２２ａおよび５２２ｂが形成される。この高濃度ｐ型不純物領域５２２ａおよび５２２ｂは、不純物領域５００を取り囲むように形成され、したがってその平面レイアウトは図１９（Ａ）に示すものと同じとなる。他の構成は、図１９（Ｂ）に示すものと同じであり、対応する部分には同一の参照番号を付す。
【０１１９】
この図２０に示す構成の場合、不純物領域５２２ａおよび５２２ｂは、ｐ型半導体基板５１２に電気的に接続される。したがって、第１のノード５０４において過渡高電圧サージが発生した場合、この不純物領域５００と不純物領域５２２ａおよび５２２ｂの間で接合の降伏現象（またはパンチスルー）が生じて過渡高電圧サージによる電流が不純物領域５００から半導体基板５１２ならびに不純物領域５２２ａおよび５２２ｂへ流れかつこれらの不純物領域５２２ａおよび５２２ｂから半導体基板５１２へサージ電流が流れてこの基板５１２によりサージ電流が吸収される。したがってこの場合においても、半導体基板５１２は、大きな浮遊容量を有しており、この過渡高電圧サージを安定に吸収することができる。この半導体基板５１２は、接地電位または負電位または内部電源電位の一定電位にバイアスされていてもよい。
【０１２０】
［変更例２］
図２１（Ａ）は、実施の形態７の変更例２の平面レイアウトを示し、図２１（Ｂ）は、図２１（Ａ）のラインＢ−Ｂ′に沿った断面構造を示す図である。図２１（Ａ）において、外部電源電位Ｖｃｃを第１のノード５５１を介して受ける不純物領域５５０の内側に、一定のバイアス電位Ｖｂを第１のノード５５１を介して受ける不純物領域５５５が設けられる。すなわち、この変更例２の構成においては、負電位または接地電位または内部電源電位または外部電源電位であるバイアス電位Ｖｂを受ける不純物領域５５５の外周に沿って、狭い間隔をおいてこの不純物領域５５５を取り囲むように、外部電源電位Ｖｃｃを受ける不純物領域５５０が形成される。
【０１２１】
図２１（Ｂ）において、不純物領域５５５の外側に、フィールド絶縁膜５５７ａおよび５５７ｂを間において、不純物領域５５０ａおよび５５０ｂが形成される。不純物領域５５５と不純物領域５５０ａおよび５５０ｂの導電型式は、同じであってもよく、また異なっていてもよい。この変更例２の構成においても、第１のノード５５１において過渡高電圧が発生した場合、パンチスルー現象（または降伏現象）により、不純物領域５５５および第２のノード５５６を介して過渡高電圧サージが吸収される。したがって、先の実施の形態７およびその変更例１と同様の小占有面積でサージ耐性に優れた入力保護回路を実現することができる。
【０１２２】
図２２は、この図２１（Ａ）の平面レイアウトを実現する部分の具体的構成を示す図である。図２２において、不純物領域５５０は、外部電源電位Ｖｃｃを使用する回路部分が形成されるＶｃｃ使用回路形成領域５５０ｃと、このＶｃｃ使用回路形成領域５５０ｃの外部電源電位Ｖｃｃ印加領域（拡散領域またはウェル領域）と電気的に接続される不純物領域５５０ｄにより、不純物領域５５０が形成される。この不純物領域５５０ｄには、内部回路要素は形成されていなくてもよい。さらに、Ｖｃｃ使用回路形成領域５５０ｃも、外部電源電位Ｖｃｃ印加領域と電気的に接続されていればよく、したがって、不純物領域５５０ａは、拡散領域であってもよく、またウェル領域であってもよい。この場合、不純物領域５５５にはバイアス電位Ｖｂが印加され、この領域において別の内部回路構成要素が形成されていてもよい。この場合、回路構成要素形成領域に沿って、入力保護回路を形成することができて何ら占有面積を増加させることなく、また、レイアウトの変更を生じることなく、容易に十分なレイアウト面積を有する入力保護回路を形成することができ、サージ耐性に優れた入力保護回路を実現することができる。
【０１２３】
以上のように、この実施の形態７に従えば、外部電源電位が印加される領域と、これと過渡高電圧サージ吸収部に電気的に接続される領域とを設けかつ、一方が他方を取り囲むように構成したため、少ない占有面積でかつ電源配線の配設されていない領域においても、容易に十分なレイアウト面積を有する入力保護回路を形成することができ、サージ耐性に優れた入力保護回路を実現することができる。
【０１２４】
［実施の形態８］
図２３（Ａ）は、この発明の実施の形態８に従う半導体装置のチップレイアウトを示す図であり、図２３（Ｂ）は、図２３（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図であり、図２３（Ｃ）は、図２３（Ａ）のラインＢ−Ｂ′に沿った断面構造を概略的に示す図である。
【０１２５】
図２３（Ａ）において、半導体装置が形成されるチップ６００外周に沿って、導電配線６０２が配設される。この導電配線６０２は、後に説明するように、このチップ６００の構成する半導体基板と電気的に接続される。半導体基板は、基準電位発生手段からの基準電位を受ける。この基準電位発生手段は、半導体基板が、ｐ型基板の場合には、負電位Ｖｂｂを発生する負電位発生回路かまたは、接地電位ＧＮＤを供給する接地線である。
【０１２６】
この導電配線６０２は、外部からの電源電位が印加される電源パッド６０４に入力保護回路６０６を介して結合される。この入力保護回路６０６の具体的構成は、実施の形態１ないし７のいずれであってもよい。
【０１２７】
図２３（Ｂ）において、半導体チップ６００を構成するｐ型半導体基板６０５の表面に、高濃度ｐ型不純物領域６０６が形成される。この不純物領域６０６は、コンタクト６０７を介して導電配線６０２に接続される。不純物領域６０６は、半導体基板６０５と同じ導電型であり、したがってこの不純物領域６０６と半導体基板６０５とは電気的に接続される。したがって、導電配線６０２は、この不純物領域６０６を介して半導体基板６０５に電気的に接続される。
【０１２８】
図２３（Ｃ）において、入力保護回路６０６は、電源パッド６０４に接続される導電配線（第１のノード）６１９と、半導体基板６０５表面に形成され、かつコンタクト６１７を介して導電配線６１９に接続される高濃度ｎ型不純物領域６１１と、この高濃度ｎ型不純物領域６１１とコンタクト６１７との接触部の下部に、この不純物領域６１１に接して形成される低濃度ｎ型不純物領域（下部ウェル）６１２と、半導体基板６０５表面に形成されかつコンタクト６１８を介して導電配線６０２に接続される高濃度ｎ型不純物領域６１４を含む。これらの不純物領域６１１および６１４、すなわちフィールド領域６１１および６１４の間に、フィールド絶縁膜６１６が形成される。フィールド領域６１１および６１４の幅は、十分大きくかつ両者間の距離は十分小さくされる。
【０１２９】
導電配線６０２は、半導体基板６０５表面に形成された高濃度ｐ型不純物領域６０６にコンタクト６１９を介して接続される。このフィールド（不純物）領域６１４と高濃度不純物領域６０６の間に、ＬＯＣＯＳ膜６１５が形成される。
【０１３０】
チップ６００の外周に沿って配設される導電配線６０２は、十分な長さおよび幅を有している。したがってこの導電配線６０２の浮遊容量は十分大きく、ノード６１９において発生した過渡高電圧サージを、確実に吸収することができる。また、この導電配線６０２は、一定電位に固定された半導体基板６０５に不純物領域６０６を介して接続されているため、この導電配線６０２上に生じた電荷は、半導体基板６０５により吸収され、導電配線６０２の電位の変動は確実に防止することができる。
【０１３１】
なお、この実施の形態８において、フィールド領域６１１は、高濃度不純物領域でなく、外部電源電位Ｖｃｃが印加されるウェル領域であってもよい。また、不純物領域６０６は、チップ外周部全体に沿って形成される必要はなく、チップ６００の適当な箇所において導電配線６０２と接続されていればよい。
【０１３２】
この実施の形態８の構成に従えば、不純物領域６１１および６１２の上部に両領域６１１および６１２と平行して電源線または導電配線を配設する必要はない。過渡高電圧サージを瞬時に吸収することのできる幅（図２３（Ｃ）の紙面垂直方向）を、不純物領域６１１および６１４ならびに不純物領域６１４上に形成されかつ導電配線６０２に接続される配線部分が有していればよい。何ら占有面積を増加せずチップ外周部の空き領域において、外部電源電位が供給される領域近傍に入力保護回路を配設することができ、小占有面積かつサージ耐性に優れた入力保護回路を実現することができる。
【０１３３】
［実施の形態９］
図２４（Ａ）は、この発明の実施の形態９の入力保護回路の平面レイアウトを示し、図２４（Ｂ）は、図２４（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。図２４（Ａ）において、高電圧導通機構は、外部の電源電位Ｖｃｃを第１のノード７０１を介して受ける不純物領域７０２と、この不純物領域７０２に隣接してかつ間をおいて配置される不純物領域７０３とを含む。不純物領域７０２は、外部電源電位Ｖｃｃを使用する回路要素が形成される領域の拡散領域またはウェル領域である。不純物領域７０３は、内部電源電位Ｖｉｎｔ、接地電位などを使用する回路要素の形成される拡散領域またはウェル領域である。この不純物領域７０２および７０３の境界部に高電圧印加時に導通する部分が形成される。
【０１３４】
図２４（Ｂ）において、不純物領域７０２は、高濃度ｎ型不純物領域で形成されかつコンタクト７０５を介して外部電源電位Ｖｃｃを受ける第１のノードとなる導電配線７０１に接続される。この不純物領域７０２下部に、低濃度ｎ型不純物領域で形成される下部ウェル７０４が形成される。この下部ウェル７０４は、少なくともコンタクト７０５と不純物領域７０２との接触部下部に形成される。不純物領域７０３は、ｐ型半導体基板７００表面に形成される低濃度ｎ型ウェル領域７０６と、このウェル領域７０６表面に形成される高濃度ｎ型不純物領域７０７を含む。高濃度不純物領域７０７は、コンタクト７０８を介して、内部電源Ｖｉｎｔなどの固定電位を伝達する導電配線７０９に接続される。不純物領域７０２とウェル領域７０６の間は十分小さくされ、過渡高電圧サージ発生時においてこの不純物領域７０２とウェル領域７０６との間でパンチスルーが生じるようにされる。不純物領域７０２とウェル領域７０６の間にＬＯＣＯＳ酸化膜７１０ｂが形成され、不純物領域７０２および７０７外周部に沿ってＬＯＣＯＳ膜７１０ａおよび７１０ｃが形成される。
【０１３５】
ｎウェル領域７０６は、不純物領域７０７と電気的に接続されており、導電線（第２のノード）７０９を介して与えられる内部電源電位Ｖｉｎｔまたは接地電位である固定電位に固定される。このウェル領域７０６内に、内部電源電位Ｖｉｎｔなどの固定電位を使用する回路が形成される。第１のノード７０１において過渡高電圧サージが発生した場合、不純物領域７０２とウェル領域７０６の間でパンチスルー現象が生じ、この過渡高電圧サージは、不純物領域７０２からウェル領域７０６へ流れ、次いで不純物領域７０７を介して第２のノード７０９へ流れて、この第２のノード７０９に接続される固定電位発生手段により吸収される。したがってこの実施の形態９の構成においても、確実に過渡高電圧サージを吸収することができる。また、外部電源配線および内部電源配線などの電源電位を伝達する導電配線を互いに平行して長距離にわたって配設する必要がなく、回路レイアウトの自由度が増加する。また、不純物領域７０２および７０３が長距離にわたって平行して配設されているため、この高電圧導通機構のチャネル幅（ラインＡ−Ａ′の直角方向）は十分大きくでき、応じてサージ耐性に優れた入力保護回路を実現することができる。
【０１３６】
図２５は、不純物領域７０２および７０３に形成される回路構成要素の具体例を示す図である。図２５において、第２のノード７２１に与えられる外部電源電位Ｖｃｃを変換して内部電源電位Ｖｉｎｔを生成する内部降圧回路の形成領域７２０と、これと隣接して、この内部電源電位Ｖｉｎｔを内部電源線７２３を介して受けて動作するＶｉｎｔ使用回路の形成領域７２５とが設けられる。内部降圧回路形成領域７２０においては、先に図２において示したように、ドライブトランジスタは、ｐチャネルＭＯＳトランジスタで構成される。また、比較回路１０５も、カレントミラー型回路の場合、カレントミラー回路はｐチャネルＭＯＳトランジスタで構成される。このようなｐチャネルＭＯＳトランジスタが外部電源電位Ｖｃｃを一方導通ノードに受けるため、このｐチャネルＭＯＳトランジスタが形成されるｎ型ウェル領域が、外部電源電位Ｖｃｃにバイアスされる。したがってこのウェル領域を図２４（Ａ）に示す不純物領域７０２として用いる。内部電源電位Ｖｉｎｔ使用回路は、これを内部電源電位Ｖｉｎｔを使用して動作する。この場合、ｐチャネルＭＯＳトランジスタが形成される領域が、同様、ｎ型ウェル領域である。このｎ型ウェル領域は、したがって内部電源電位Ｖｉｎｔにバイアスされる。これらのウェル領域を、図２４（Ａ）に示す不純物領域７０２および７０３として使用することにより、図２５において斜線部で示す高電圧導通機構を容易に実現することができる。
【０１３７】
なお、領域７２０が、データ出力回路形成領域であり、また領域７２５は、内部読出データを増幅してデータ出力回路へ与えるプリアンプなどの内部データ読出回路の形成領域であってもよい。
【０１３８】
以上のように、この実施の形態９に従えば、外部電源電位を使用する領域に隣接して内部電源電位等の固定電位を使用する回路領域を配置し、これらの境界領域を高電圧導通機構として利用したため、十分な幅を有する高電圧導通機構を形成することができ、小占有面積で、サージ耐性に優れた入力保護回路を実現することができる。また、単に回路構成要素形成領域を利用しているため、入力保護機構のための専用の領域を設ける必要がなく、レイアウトが容易となる。
【０１３９】
なお、実施の形態１ないし９において、不純物領域の導電型を逆とすれば、外部電源電位に代えて接地電位に対する負の高電圧サージを吸収する機構を実現することができる。
【０１４０】
【発明の効果】
以上のように、この発明に従えば、サージ吸収のための高電圧導通機構として、固定電位伝達線または回路形成領域を利用しているため、何ら入力保護機構のための専用の領域を設ける必要がなく、小占有面積でかつサージ耐性に優れた入力保護回路を実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置の全体の構成を概略的に示す図である。
【図２】図１に示す内部降圧回路の構成の一例を示す図である。
【図３】（Ａ）は、図１に示す高電圧導通機構の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図４】（Ａ）は、実施の形態２の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図５】この発明の実施の形態２の変更例１の構成を示す図である。
【図６】この発明の実施の形態２の変更例２の構成を示す図である。
【図７】（Ａ）は、この発明の実施の形態３の入力保護回路の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図８】この発明の実施の形態３の変更例１の構成を概略的に示す図である。
【図９】この発明の実施の形態３の変更例２の構成を概略的に示す図である。
【図１０】この発明の実施の形態３の変更例３の構成を概略的に示す図である。
【図１１】（Ａ）は、この発明の実施の形態４に従う半導体記憶装置の全体の構成を概略的に示し、（Ｂ）は、（Ａ）に示す配置における電源線のレイアウトを示す図である。
【図１２】この発明の実施の形態３に従う入力保護回路の構成を具体的に示す図である。
【図１３】図１２に示す高電圧導通機構の平面レイアウトおよび断面構造を概略的に示す図である。
【図１４】この発明の実施の形態３の変更例の構成を示す図である。
【図１５】（Ａ）は、この発明の実施の形態４に従う入力保護回路の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図１６】この発明の実施の形態５の変更例の構成を概略的に示す図である。
【図１７】（Ａ）は、この発明の実施の形態６に従う入力保護回路の平面レイアウトを概略的に示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図１８】この発明の実施の形態６の変更例の構成を概略的に示す図である。
【図１９】（Ａ）は、この発明の実施の形態７の入力保護回路の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＢ−Ｂ′に沿った断面構造を概略的に示す図である。
【図２０】この発明の実施の形態７の変更例１の構成を概略的に示す図である。
【図２１】（Ａ）は、この発明の実施の形態７の変更例１の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＢ−Ｂ′に沿った断面構造を概略的に示す図である。
【図２２】この発明の実施の形態７の変更例２の構成を概略的に示す図である。
【図２３】（Ａ）は、この発明の実施の形態８に従う入力保護回路のチップレイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を示し、（Ｃ）は、ラインＢ−Ｂ′に沿った断面構造を概略的に示す図である。
【図２４】（Ａ）は、この発明の実施の形態９に従う入力保護回路の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図２５】図２４に示される不純物領域が形成される回路の具体例を示す図である。
【図２６】（Ａ）は、従来の入力保護回路の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図２７】従来の外部電源線と内部電源線のレイアウトを概略的に示す図である。
【図２８】従来の半導体記憶装置における電源線のレイアウトを概略的に示す図である。
【符号の説明】
１０１ 外部電源端子、１０２ 外部電源線、１０５ 内部降圧回路、１０６内部電源線、１１０ 高電圧導通機構、１２０，１２２ フィールド領域、１２６ ゲート電極層、１２４ フィールド絶縁膜、１４２，１４４ フィールド領域（不純物領域）、１４５，１４６ 下部ウェル、１１２ 半導体基板、１４７ ゲート電極層、１５２，１５４ フィールド領域（不純物領域）、１５５，１５６ 下部ウェル、１１４ 半導体基板、１１６ ウェル領域、２０１ 外部電源端子、２０２ データ出力用電源端子、２１５ データ入出力回路、２２２内部回路用電源線、２２４ データ出力用電源線、２２５ 入力保護回路、２３２，２３４ フィールド領域、２６０ センス活性化回路、３０２ 外部電源線、３０４ 導電配線、３１２，３１４ フィールド領域、３０４ 半導体基板、３１７ フィールド絶縁膜、４０２ 外部電源線、４０４ 導電配線、４１２，４１４ フィールド領域、４２０ ウェル領域、４１５ 下部ウェル、４２２半導体基板、４２３ 下部ウェル、５００ 外部電源電位印加領域、５０２固定電位印加領域、５００，５０２ａ，５０２ｂ 不純物領域、５１０ａ，５１０ｂ フィールド絶縁膜、５１２ 半導体基板、５２２ａ，５２２ｂ 不純物領域、５５０ 外部電源電位印加領域、５５５ 固定電位印加領域、５５０ｃ、外部電源電位使用回路形成領域、５５０ｄ 不純物領域、６００ 半導体チップ、６０１ 高電圧導通機構、６０２ 導電配線、６０５ 半導体基板、６０６ 不純物領域、６１１，６１４ 不純物領域、６１２ 下部ウェル、７０２ 外部電源電位印加領域、７０３ 固定電位印加領域、７０６ ウェル領域、７００ 半導体基板、７２０ 内部降圧回路形成領域、７２５ 内部電源電位使用回路形成領域。
【発明の属する技術分野】
この発明は、半導体装置の電源入力端子および信号入出力端子に外部から印加される過渡的高電圧サージから内部回路を保護する入力保護回路に関し、特に、半導体集積回路の電源入力端子に印加される高電圧サージから内部回路を保護するための構成に関する。
【０００２】
【従来の技術】
図２６は、従来のたとえばダイナミック・ランダム・アクセス・メモリである半導体装置の電源入力部のレイアウトおよび断面構造を示す図である。図２６（Ａ）において、たとえばアルミニウム（Ａｌ）で構成される電源入力パッド１に対し、図示しない外部ピン端子を介して外部から電源電圧Ｖｃｃが印加される。この電源入力パッド１に、比較的幅の広いたとえばアルミニウムで構成される電源線２が接続され、内部回路へ外部から与えられる電源電位Ｖｃｃを伝達する。この電源線２と平行して比較的幅の広い、たとえばアルミニウムで構成される接地電位ＧＮＤを伝達するための接地線３が配設される。この接地線３は、図示しない接地電位入力パッドに接続される。
【０００３】
この電源線２および接地線３が互いに隣接してかつ平行して配置される領域において、これらの電源線２および接地線３下に、高濃度不純物領域で構成されるフィールド領域４および５が形成される。このフィールド領域４および５は、それぞれコンタクト孔（またはバイヤホール）４ａおよび５ａを介して接続される。図２６（Ａ）においては、フィールド領域４および５は、Ｎ型不純物領域で構成されるように示される。
【０００４】
図２６（Ｂ）において、フィールド領域４および５は、Ｐ型半導体基板６の表面上に互いに間をおいて形成される。このフィールド領域４および５の間には、素子分離用の、フィールド絶縁膜７ａが形成される。このフィールド絶縁膜７ａは、通常、ＬＯＣＯＳ（シリコン局所酸化膜）で形成される。フィールド領域４および５外部に、他の領域と分離するためのＬＯＣＯＳ分離酸化膜７ｂが形成される。
【０００５】
このフィールド領域４および５ならびにフィールド絶縁膜７ａは、通常フィールドトランジスタと称される素子を構成する。このフィールド絶縁膜７ａ上にゲート電極層が形成されて、このゲート電極層がフィールド領域５に電気的に接続されてもよい。フィールド領域４は、ノード４ｂを介して外部から与えられる電源電位Ｖｃｃを受けるように接続され、またフィールド領域５は、ノード５ｂを介して接地電位ＧＮＤを受けるように接続される。ノード４ｂは、図２６（Ａ）に示す電源線２および電源入力パッド１のいずれかのノードである。また、このノード４ｂは外部電源端子であってもよい。同様、接地電位ＧＮＤを受けるノード５ｂは、接地線３上のいずれかのノードまたは接地入力パッドまたは外部接地入力端子である。
【０００６】
フィールド領域４および５ならびにフィールド絶縁膜７ａが電源入力パッド１またはノード４ｂへ与えられる過渡的高電圧サージに対する入力保護回路を形成する。次に、この入力保護回路の動作について簡単に説明する。
【０００７】
電源入力パッド１またはノード４ｂ上に過渡的高電圧サージが印加された場合、フィールド領域４の電位が高くなり、フィールド領域４と基板６の間の接合面に逆バイアスが印加される。このフィールド領域４へ印加される高電圧により、空乏層が広がり、フィールド領域４、基板６およびフィールド領域５を、それぞれコネクタ、ベースおよびエミッタとするｎｐｎ構造ラトラル寄生バイポーラトランジスタがパンチスルー現象を起こして導通し、この電源入力パッド１またはノード４ｂへ印加された高電圧サージがフィールド領域４、基板領域６およびフィールド領域５を介してノード５ｂへ伝達され、次いでこのノード５ｂから接地線３へ送電され、高電圧サージが吸収される。この寄生バイポーラトランジスタ導通時、また、フィールド領域４と基板６の間の接合に降伏現象を生じ、このフィールド領域４から基板６へ電流が流れ、ノード４ｂまたは電源入力パッド１へ印加された高電圧サージが基板６を介して吸収される（ここで、基板６は、接地電位または電圧Ｖｂｂなどの所定電位レベルにバイアスされている）。
【０００８】
上述のような、入力保護回路を電源入力パッドに対し設けることにより、この電源入力パッド１に印加される電源電位Ｖｃｃを使用する回路に高電圧が印加されるのを防止し、この電源電圧Ｖｃｃを使用する内部回路の破壊を防止することが図られる。
【０００９】
【発明が解決しようとする課題】
過渡的高電圧サージが印加されたとき、高速でこの高電圧サージを吸収する必要がある。この電源線２から接地線３へ高速で高電圧サージを放電するために、このフィールドトランジスタのチャネル幅（図２６（Ａ）におけるフィールド領域４および５が互いに対向する部分の長さ）を十分に大きくする必要がある。このため、入力保護回路に対して、大きなレイアウト面積が必要とされる。このフィールドトランジスタは、電源線２および接地線３が互いに隣接しかつ対向して配置される部分を利用して形成される。しかしながら、一般に、このような電源線２および接地線３が互いに対向してかつ隣接して配置されるような領域を確保するのが困難であり、特に高集積化された半導体集積回路においては、このような電源線２および接地線３を互いに対向してかつ隣接して配置させる領域を確保するのが困難であり、このフィールドトランジスタのチャネル幅を十分大きくすることができず、十分なサージ吸収力を有する保護回路を設けるのが困難となるという問題が生じる。
【００１０】
最近の半導体記憶装置においては、図２７に示すように、電源入力パッド１へ与えられる外部電源電位Ｖｃｃを内部降圧回路８で変換して内部電源電位Ｖｉｎｔを生成して内部電源線９上に伝達することが行なわれる。この内部電源線９上の内部電源電位Ｖｉｎｔを用いて内部回路を動作させる。半導体記憶装置の低消費電力化および高速動作化を図り、かつ外部装置の動作電源電位との互換性および従来の半導体記憶装置との互換性を維持するためである。
【００１１】
また内部回路の動作を安定化するために、図２８に示すように、半導体記憶装置の回路部をグループ化し、各グループに対しそれぞれ電源入力パッドを別々に設けることが行なわれる。
【００１２】
図２８において、半導体記憶装置（ダイナミック・ランダム・アクセス・メモリ）は、電源入力パッド１ａへ外部から与えられる電源電位Ｖｃｃを電源線２ａを介して受けて動作する内部回路１１と、電源入力パッド１ｂへ外部から与えられる電源電位Ｖｃｃを電源線２ｂを介して受けて動作し、図示しない経路を介して与えられる内部データから外部読出データを生成してデータ出力パッド１３へ読出データＱを出力するデータ出力回路１２を含む。
【００１３】
このデータ出力回路１２は、データ出力パッド１３に接続する外部回路および外部配線などの大きな負荷を高速で駆動するために、大きな電流駆動力が必要とされ、より大きな電流を消費する。このデータ出力回路１２のデータ出力動作による電源線２ｂ上の電源電位Ｖｃｃ（ＶＱｃｃ）の変動が、内部回路１１の動作に対し悪影響を及ぼさないように、電源入力パッド１ａおよび１ｂが別々に設けられる。
【００１４】
この図２７および図２８に示すような構成の場合、それぞれ必要とされる回路近傍に電源入力パッド１、１ａおよび１ｂが設けられ、応じて外部電源電位ＶｃｃおよびＶＱｃｃを伝達する電源線２、２ａおよび２ｂも長さが短くされる。また、１つの電源入力パッドから半導体記憶装置１０内部の回路すべてへ電源電位Ｖｃｃを供給する構成に比べ、これらが対象とする回路は限られており、電源線２、２ａおよび２ｂも、少し小さくされる。このような場合、電源線２、２ａおよび２ｂの配線浮遊容量は小さくなる。
【００１５】
高電圧サージが入力される場合、そのサージ印加期間は比較的短時間であり、その短時間内に大量の電荷が供給される。このような電源線２、２ａおよび２ｂの配線浮遊容量が小さい場合に一定電荷がサージとして供給された場合、Ｖ＝Ｑ／Ｃの関係から、浮遊容量Ｃの値が小さくなるため、Ｑの値が一定であり、配線に大きな電圧Ｖが印加され、電源線２、２ａおよび２ｂの破壊が生じ、応じてサージ耐性が弱くなるという問題が生じる。
【００１６】
また、この図２７および図２８に示すように、電源線２、２ａおよび２ｂの長さが短くされるため、図２６に示すようなフィールドトランジスタを配置する領域も応じて狭くなり、十分なレイアウト面積を有するフィールドトランジスタまたは入力保護回路を配置することができなくなるという問題が生じる。この入力保護回路のレイアウト面積が小さくなる場合、このチャネル幅が小さくなり、大電流を供給することができず、高速で高電圧サージを放電することができず、図２６（Ｂ）に示すフィールド領域４と基板６の間の接合に対し大きな逆バイアス電圧が印加され、この接合が破壊され、サージ耐性が低下するという問題があった。
【００１７】
それゆえ、この発明の目的は、チップサイズを増加させることなく容易に外部端子、特に電源入力端子のサージ耐性を大幅に改善することのできる入力保護回路を提供することである。
【００２１】
請求項４に係る入力保護回路は、外部から各々に電源電位が印加される複数の外部電源供給パッドと、これら複数の外部電源供給パッドのうちの第１のパッドに結合される第１のノードと、これら複数の外部電源供給パッドのうちの第１のパッドと異なる第２のパッドに結合される第２のノードとを有し、第１のノードへの外部電源電位の通常時の電圧レベルよりも高い電圧の印加時に導通して第１および第２のノードを電気的に結合する高電圧導通機構を備える。
この高電圧導通機構は、半導体基板領域表面上に形成されかつ第１のノードに接続される第１の不純物領域と、この半導体基板領域表面上に第１の不純物領域と隣接してかつ間をおいて配置され、かつさらに第２のノードに電気的に接続される第２の不純物領域とを備える。第１の不純物領域は第１導電型を有し、半導体基板領域および第２の不純物領域は第１の導電型と異なる第２導電型を有する。
【００３５】
【課題を解決するための手段】
請求項１に係る入力保護回路は、外部から供給される電源電圧を受けて内部へ伝達する外部電源ノードと、この外部電源ノードから供給される外部電源電圧を変換して内部電源ノードに内部電源電圧を発生する内部電源電圧発生手段と、外部電源ノードに結合される第１のノードと、内部電源ノードに結合される第２のノードとを有し、第１のノードへの外部電源電圧の通常時の電圧よりも高い電圧の印加時に導通して第１のノードと第２のノードとを電気的に接続する高電圧導通機構を備える。
高電圧導通機構は、第１のノードに接続されかつ外部電源電圧を使用する回路素子が形成される第１の基板領域と、この基板領域と平面レイアウトにおいて隣接してかつ間をおいて配置される、第２のノードに接続される拡散領域とを備える。
基板領域に形成される回路素子は、外部電源電圧から内部電源電圧を生成する内部電源電位発生手段を含む。拡散領域は、この内部電源電圧を利用する回路が形成される領域と電気的に接続される。
【００３６】
請求項２に係る入力保護回路は、請求項１の拡散領域が、基板領域を取り囲むように形成される。
【００３７】
請求項３に係る入力保護回路は、請求項１の拡散領域が、この基板領域内に形成される。
請求項４に係る入力保護回路は、請求項１の回路が、さらに、第１のノードに電気的に接続する配線と、この配線と第１の基板領域とを電気的に接続するコンタクトと、このコンタクト領域において第１の基板領域下部に形成される第１の基板領域と同一導電型でかつ不純物濃度の低い不純物領域を備える。
【００４０】
外部からの電源電位が印加されるノードに対し、この外部電源線近傍に平行して配置される固定電位が供給される導電線を利用することにより、従来と異なり、電源線と接地線とが並設される部分にのみ入力保護回路を設ける必要がなく、容易に必要な面積を確保することができ、応じてサージ耐性に優れた入力保護回路を実現することができる。
【００４１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。図１において、半導体装置１００は、外部から与えられる外部電源電位Ｖｃｃを外部電源端子１０１を介して受けて内部へ伝達する外部電源線１０２と、外部から与えられる接地電位ＧＮＤを外部接地端子１０３を介して受けて内部へ伝達する接地線１０４と、外部電源線１０２および接地線１０４上の電位を両動作電源電位として動作し、その外部電源線１０２上の外部電源電位Ｖｃｃを変換して内部電源線１０６上に内部電源電位Ｖｉｎｔを発生する内部降圧回路１０５と、内部電源線１０６上の内部電源電位Ｖｉｎｔと接地線１０４上の接地電位ＧＮＤとを両動作電源電位として動作して所定の機能を実現する内部電源使用回路１０７と、外部電源線１０２上の外部電源電位Ｖｃｃおよび接地線１０４上の接地電位ＧＮＤを両動作電源電位として動作し、内部電源使用回路１０７と装置外部（外部端子１０９）との間で信号の入出力を行なう外部電源使用回路１０８を含む。外部電源使用回路１０８は、この半導体装置１００が半導体記憶装置の場合、データの入出力を行なうデータ入出力回路ならびに制御信号およびアドレス信号を入力する入力バッファ回路を含む。これらのデータ入出力回路および入力バッファ回路の装置外部とのインタフェースとなる部分が外部電源電位Ｖｃｃを使用する。内部電源使用回路１０７は、この半導体装置１００が半導体記憶装置の場合、メモリセルアレイを駆動する回路部分を含む。メモリセルアレイの周辺に設けられる周辺回路（デコーダ等）が内部電源電位を使用するか、または外部電源電位を使用するかは、この適用される半導体記憶装置の構成により決定される。
【００４２】
半導体装置１００は、さらに、外部電源線１０２と内部電源線１０６の間に配置される高電圧導通機構１１０を含む。この高電圧導通機構１１０は、外部電源線１０２に結合される一方導通ノード（第１のノード）と、内部電源線１０６に結合される他方導通ノード（第２のノード）とを有し、外部電源線１０２に高電圧サージが印加されると導通し、この外部電源線１０２と内部電源線１０６とを電気的に接続する。外部電源線１０２と内部電源線１０６とは、通常、図１に示すように、長距離にわたって互いに平行して配置されることが多い（電源線レイアウトの容易化のため）。
【００４３】
したがって、接地線１０４と外部電源線１０２とが離れて配置され、これらが互いに平行して配置される領域を確保することができない場合においても、高電圧導通機構１１０は、十分なレイアウト面積を有することができる。外部電源線１０２に過渡的高電圧サージが印加されて、この高電圧サージが内部電源線１０６へ放電されても、内部電源線１０６には、それ自身の大きな浮遊容量および内部電源使用回路１０７の有する寄生容量が存在するため、この内部電源線１０６は、大きな負容量を有しており、十分にこの過渡高電圧サージを吸収することができる。
【００４４】
図２は、図１に示す内部降圧回路１０５の詳細構成を示す図である。図２において、内部降圧回路１０５は、内部電源線１０６上の内部電源電位Ｖｉｎｔとたとえば２．５Ｖである基準電位Ｖｒｅｆとを比較する比較器１０５ａと、外部電源線１０２と内部電源線１０６との間に接続されかつそのゲートに比較器１０５ａの出力信号を受けるｐチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成されるドライブトランジスタ１０５ｂとを含む。比較器１０５ａは、内部電源線１０６上の内部電源電位Ｖｉｎｔが基準電位Ｖｒｅｆよりも高いときには、Ｈレベルの信号を出力し、ドライブトランジスタ１０５ｂをオフ状態とし、一方、内部電源電位Ｖｉｎｔの基準電位Ｖｒｅｆよりも低い場合には、比較器１０５ａはその出力信号をＬレベルとして、ドライブトランジスタ１０５ｂのコンダクタンスを大きくする。これによりドライブトランジスタ１０５ｂが外部電源線１０２から内部電源線１０６へ電流を供給して、内部電源電位Ｖｉｎｔの電位レベルを上昇させる。したがって、内部電源電位Ｖｉｎｔは、基準電位Ｖｒｅｆと同じ電位レベルに保持される。この基準電位Ｖｒｅｆは、通常、外部電源電位Ｖｃｃから生成される。
【００４５】
外部電源線１０２に、この外部電源電位Ｖｃｃの通常の電位レベル（たとえば３．３Ｖ）よりも高い電圧レベルの過渡高電圧サージ（パルス状の高電圧ノイズであり、ＫＶオーダを有する）が印加されると、高電圧導通機構１１０が導通し、この外部電源線１０２と内部電源線１０６とを電気的に接続する。内部電源線１０６には、内部電源使用回路１０７等により与えられる浮遊容量Ｃｐが存在し、この過渡高電圧サージにより与えられる電荷ｑが、浮遊容量Ｃｐに吸収される。浮遊容量Ｃｐは十分な大きさを有しているため、内部電源線１０６上の内部電源電位Ｖｉｎｔの電位レベルに悪影響を及ぼすことなくこの高電圧サージを吸収することができ、図１に示す内部電源使用回路１０７および外部電源使用回路１０８がこの過渡高電圧サージにより破壊されるのを防止することができる。
【００４６】
図３は、図１および図２に示す高電圧導通機構の構成をより詳細に示す図である。図３（Ａ）において、外部電源線１０２は、たとえばアルミニウム（Ａｌ）で構成され、図１に示す外部電源端子１０１に接続される電源入力パッド１０１ａに、たとえばアルミニウム配線で構成される導電層１０２ａを介して接続されてこの電源入力パッド１０１ａから外部電源電位Ｖｃｃを受けて内部へ伝達する。この外部電源線１０２と平行に、たとえばアルミニウムで形成される内部電源線１０６が配設される。
【００４７】
高電圧導通機構１１０は、この外部電源線１０２にコンタクト孔（またはバイヤ孔）１２０ａを介して電気的に接続されるフィールド領域１２０と、内部電源線１０６に、コンタクト孔（またはバイヤ孔）１２２ａを介して電気的に接続されるフィールド領域１２２を含む。このフィールド領域１２０および１２２は、互いに平行にかつ間をおいて配置される。このフィールド領域１２０および１２２の間隔は、約３μｍ以下とされる（高電圧印加時パンチスルーが生じ、これらのフィールド領域１２０および１２２が電気的に接続されやすくするためである）。
【００４８】
図３（Ｂ）は、図３（Ａ）に示すラインＡ−Ａ′に沿った断面構造を示す図である。図３（Ｂ）において、フィールド領域１２０および１２２は、ｐ型半導体基板１１２表面上に、間をおいて形成される高濃度ｎ型不純物領域で形成される。フィールド領域１２０は第１のノード１２１を介して電源入力パッド１０１ａに与えられた外部電源電位Ｖｃｃを受ける。フィールド領域１２２は、第２のノード１２３を介して内部電源電位Ｖｉｎｔを受けるように接続される。この第１および第２のノード１２１および１２３は、それぞれ、電源線１０２および１０６上のノードを示す。
【００４９】
フィールド領域１２０および１２２の間の半導体基板１１２表面上に、たとえば熱酸化法を用いて形成されるフィールド絶縁膜１２４が形成される。このフィールド絶縁膜１２４上にゲート電極層が形成されていてもよい。このフィールド領域１２０および１２２外部に、ＬＯＣＯＳ酸化膜１２６ａおよび１２６ｂが形成される。フィールド領域１２０、半導体基板１１２およびフィールド領域１２２により、ラテラルｎｐｎ寄生バイポーラトランジスタが形成される。第１のノード１２１に、過渡高電圧サージが印加されてその電圧レベルが上昇したとき、フィールド領域１２０の電位が上昇して空乏層が広がり、フィールド領域１２０および１２２が電気的に導通するいわゆるパンチスルー現象が生じ、この第１のノードに生じた高電圧サージが、フィールド領域１２２を介して第２のノード１２３へ伝達され、内部電源線１０６により吸収される。この過渡高電圧サージが高い場合には、フィールド領域１２０とｐ型半導体基板１１２との間に形成されるｎ＋／ｐ接合の降伏現象が生じ、フィールド領域１２０から半導体基板１１２へ電荷が供給されて、この半導体基板１１２により吸収される。ここで、半導体基板１１２は、図示しないが、たとえば接地電位ＧＮＤまたは負電位Ｖｂｂなどの所定電位レベルにバイアスされている。
【００５０】
図３（Ａ）に示すように、外部電源線１０２と内部電源線１０６とは、長距離にわたって互いに隣接して配置される。したがって、このフィールド領域１２０および１２２も、長距離にわたって互いに隣接してかつ対向して配置することができ、十分な大きさの幅を持つことができ、応じてフィールド領域１２０からフィールド領域１２２へ高速で大きな電流（電荷量）を流すことができ、安定に過渡高電圧サージを吸収することができる。外部電源線１０２も長距離にわたって延在するため、その寄生容量も大きく、過渡高電圧サージが印加されても、この電荷を吸収して電圧レベルの上昇を抑制することができ（Ｖ＝ｑ／Ｃ）、この外部電源線１０２のサージ耐性を改善することができる。これは、内部電源線１０６においても、同様である。なお、フィールド領域１２０も、その幅を十分大きくとることができ、応じて接合容量も大きくなり、過渡高電圧サージ印加時においても、そのフィールド領域１２０の電圧レベルの上昇を抑制することができ、フィールド領域１２０と半導体基板１１２との間に形成される接合がサージ印加時破壊されるのを防止することができ、サージ耐性が改善される。
【００５１】
なお、この実施の形態１において、外部電源線１０２と、接地線１０４が隣接してかつ平行に配置される領域において、従来と同様の入力保護回路が設けられていてもよい。
【００５２】
以上のように、この発明の実施の形態１に従えば、外部電源線と内部電源線とをこの外部電源線への過渡高電圧印加時に電気的に接続するように構成したため、外部電源線および内部電源線が長距離にわたって平行に配設されるため、十分な幅を有するフィールド領域を容易に形成することができ、サージ耐性に優れかつ確実に過渡高電圧サージを吸収することのできる入力保護回路を得ることができる。
【００５３】
［実施の形態２］
図４（Ａ）および（Ｂ）は、この発明の実施の形態２に従う入力保護回路部分の平面レイアウトおよび断面構造を示す図である。図４（Ａ）において、高電圧導電機構１１０は、外部電源線１０２下に、これと平行して形成されるフィールド領域１２０と、この外部電源線１０２と平行してかつ隣接して配置される内部電源線１０６下にこの内部電源線１０６と平行に形成されるフィールド領域１２２と、フィールド領域１２０および１２２の間に形成されるたとえば第１層ポリシリコンで形成されるゲート電極層１２６を含む。このゲート電極層１２６はバイヤホール１２４ａを介して内部電源線１０６に接続される。フィールド領域１２０および１２２の間の距離は約３μｍ以下とされる。これは、以下の実施形態においても同様である。
【００５４】
フィールド領域１２０および１２２は、それぞれコンタクト孔（またはワイヤ孔）１２０ａおよび１２２ａを介して外部電源線１０２および内部電源線１０６にそれぞれ接続される。したがって、このゲート電極層１２６は、ワイヤ孔１２４ａ、内部電源線１０６、コンタクト孔１２２ａを介してフィールド領域１２２に電気的に接続される。
【００５５】
図４（Ｂ）は、図４（Ａ）に示すラインＡ−Ａ′に沿った断面構造を示す図である。図４（Ｂ）において、実施の形態１と同様ｐ型半導体基板１１２表面上に、高濃度ｎ型不純物領域で形成されるフィールド領域１２０および１２２が間をおいて形成される。このフィールド領域１２０および１２２の間の半導体基板１１２表面上に、ゲート絶縁膜（図示せず）を介してゲート電極層１２６が形成される。このゲート電極層１２６は、第２のノード１２３に接続される。他の構成は、実施の形態１と同じであり、対応する部分には同一の参照番号を付す。
【００５６】
この図４（Ａ）および（Ｂ）に示す構成においても、第１のノードに過渡高電圧サージが発生した場合、ゲート電極層１２６下の短チャネル領域にパンチスルーが生じ、このフィールド領域１２０および１２２が電気的に接続され、高電圧サージがフィールド領域１２０および基板領域１１２を介してフィールド領域１２２へ伝達されて、続いて第１のノード１２１を介して内部電源線１０６に伝達されてそこで吸収される。この第１のノード１２１へ印加される過渡高電圧サージが高い場合、フィールド領域１２０と半導体基板１１２より形成されるｎ＋／ｐ接合の降伏現象が生じ、実施の形態１と同様、所定電位レベルにバイアスされた半導体基板１１２により吸収される。
【００５７】
この図４（Ａ）および（Ｂ）に示すように、高電圧導通機構として短チャネルの、通常のＭＯＳトランジスタ（ゲート絶縁膜は比較的厚くして、その耐圧特性を保持する必要がある）を用いても、実施の形態１と同様、第１のノードに発生した過渡高電圧サージは、寄生バイポーラトランジスタの導通（空乏層の広がりによるパンチスルー）により、第２のノード１２３を介して内部電源線１０６に吸収される。このＭＯＳトランジスタのチャネル幅は十分広く確保することができるため、サージ耐性に優れた、かつ高速で過渡高電圧サージを吸収することのできる入力保護回路を実現することができる。なお、フィールド領域１２０，１２２をｐ＋型領域とし、基板１１２がｎ型基板（Ｖｃｃバイアス）とし、かつゲートがノード１２１に接続されても同様の効果が得られる。
【００５８】
［変更例１］
図５は、この発明の実施の形態２の第１の変更例の構成を示す図である。図５において、高電圧導通機構１１０は、ｎ型半導体基板１１４表面上に形成される低不純物濃度の島状不純物領域（以下、ウェル領域と称す）１１６と、このウェル領域１１６表面に形成される高濃度ｎ型不純物領域で形成されるフィールド領域１２０と、高濃度ｐ型不純物領域で構成されるフィールド領域１２８と、フィールド領域１２０および１２８の間に形成されるフィールド絶縁膜１２４を含む。フィールド領域１２０および１２８の外側には、ＬＯＣＯＳ酸化膜１２６ａおよび１２６ｂが形成される。フィールド領域１２０は、第１のノード１２１に接続され、フィールド領域１２８は、第２のノード１２３に接続される。
この図５に示す構成において、第１のノードに過渡高電圧サージが印加されると、フィールド領域１２０とウェル領域１１６の間のｎ＋／ｐ接合に降伏現象が生じ、そのフィールド領域１２０からウェル領域１１６に電流が流れ込み、このウェル領域１１６に流れ込んだ電流は、フィールド領域１２８を介して第２のノート１２３へ伝達される。この第２のノード１２３は、内部電源線１０６に接続されており、第１のノード１２１上に発生した過渡高電圧サージは、内部電源線１０６により吸収される。
【００５９】
このとき、またフィールド領域１２０、ウェル領域１１６および半導体基板１１４により、バーチカルｎｐｎ寄生バイポーラトランジスタが形成されており、ウェル領域１１６の電位が上昇すると、この寄生バイポーラトランジスタが導通し、フィールド領域１２０からウェル領域１１６を介して半導体基板１１４へ電流が流れる。これにより、過渡高電圧サージの高い場合においても、確実にこのサージを吸収することができる。なお、図５においては、この高電圧導通機構の平面レイアウトは示していないが、フィールド領域１２０および１２８は、それぞれ外部電源線および内部電源線に平行して十分な幅を有するように形成される。
【００６０】
［変更例２］
図６は、この発明の実施の形態２の第２の変形例の構成を示す図である。図６に示す構成において、フィールド領域１２０および１２２の間のｐ型半導体基板１１２表面のチャネル領域１２５に、高濃度にｐ型不純物が注入される。チャネル領域１２５上に、図示しない十分厚いゲート絶縁膜を介してゲート電極層１３６が形成され、このゲート電極層１３６は、第１のノード１２１に接続される。
【００６１】
チャネル領域１２５への高濃度のｐ型不純物イオン注入により、厚いゲート絶縁膜の効果に加えてこのＭＯＳトランジスタのしきい値電圧は十分高くされる。この第１のノード１２１に過渡高電圧サージが発生した場合、第１のノード１２１と第２のノード１２３の電位差が、このＭＯＳトランジスタのしきい値電圧よりも高くなると、このＭＯＳトランジスタが導通し、第１のノード１２１から第２のノード１２３へ電流が流れ、第２のノード１２３を介して内部電源線１０６へ電荷が伝達され、サージが吸収される。この図６に示すような、十分に高いしきい値電圧を有するＭＯＳトランジスタを用いても、同様の効果を得ることができる。
【００６２】
このチャネル領域１２５においては、図示のようにゲート絶縁膜に代えて、図５に示すフィールド絶縁膜１２４が形成されてもよい。なおこの図６に示す構成においても、第１のノードに過渡高電圧サージが発生し、フィールド領域１２０と半導体基板１１２の間のｎ＋／ｐ接合に降伏現象が生じた場合、フィールド領域１２０から半導体基板１１２へ電流が流れ、同様、サージがこの半導体基板１１２により吸収される。
【００６３】
以上のように、この発明の実施の形態２に従えば、フィールドトランジスタに代えて、ＭＯＳトランジスタまたはｎ＋／ｐ接合を用いて入力保護機構を構成しているため、過渡高電圧サージ発生時、ＭＯＳトランジスタのパンチスルー現象（寄生バイポーラトランジスタのオン状態）またはｎ／ｐ接合の降伏現象により、この過渡高電圧サージを吸収することができ、内部回路を確実に保護することができる。
【００６４】
［実施の形態３］
図７（Ａ）は、この発明の実施の形態３に従う入力保護回路の平面レイアウトを示し、図７（Ｂ）は、図７（Ａ）のラインＡ−Ａ′に沿った断面構造を示す図である。
【００６５】
図７（Ａ）において、高電圧導通機構は、電源入力パッド１０１ａに導電配線１０２ａを介して接続される外部電源線１０２と、この外部電源線１０２と平行してかつ間をおいて配置される一定の電位を伝達する導電配線１４０と、この外部電源線１０２に、コンタクト孔１４２ａを介して接続されるフィールド領域１４２と、導電配線１４０にコンタクト孔１４４ａを介して接続さるフィールド領域１４４を含む。このフィールド領域１４２および１４４は、それぞれ、外部電源線１０２および導電配線１４０と平行にかつそれらの下部に形成される。フィールド領域１４２および１４４は、それぞれ十分な幅を有するように形成される。
【００６６】
図７（Ｂ）において、フィールド領域１４２および１４４は、それぞれ、高濃度ｎ型不純物領域で構成される。フィールド領域１４２は、コンタクト孔１４２ａに形成されたコンタクト１４２ｂを介して外部電源線１０２に接続される。このコンタクトとフィールド領域１４２との接触部の下部に、このフィールド領域１４２外部にかつフィールド領域１４２と接して低不純物濃度のｎ型不純物領域（下部ウェルと以下称す）１４５が形成される。フィールド領域１４４は、コンタクト孔１４４ａに形成されたコンタクト１４４ｂを介して導電配線１４０に接続される。フィールド領域１４４とコンタクト１４４ｂとの接触部の下部のフィールド領域１４４の外部に、このフィールド領域１４４と接して下部ウェル１４６が形成される。これらの下部ウェル１４５および１４６ならびにフィールド領域１４２および１４４は、ｐ型半導体基板１１２表面に形成される。
【００６７】
導電配線１４０は、実施の形態１または実施の形態２の内部電源線であってもよく、また別系統の外部電源線が設けられている場合、この別系統の外部電源線であってもよい。または、この導電配線１４０は、接地電位を伝達する接地線であってもよい。
【００６８】
外部電源線１０２に過渡高電圧サージが発生した場合、このフィールド領域１４２に対し、コンタクト１４２ｂを介して大電流が流れる。この大電流により、フィールド領域１４２の電位が上昇したとき、フィールド領域１４２と基板１１２との間に高電界が生じる。しかしながら、下部ウェル１４５を設けることにより、このフィールド領域１４２と基板１１２との間の不純物濃度勾配が緩やかとなり、高電界が発生しやすい部分において、この不純物濃度の勾配により、空乏層が狭くなるのを防止することができ、ｐ／ｎ＋接合面に高電界が印加されるのを防止することができ、接合耐圧を改善することができる。これにより、サージ印加時における接合破壊を防止することができる。また、コンタクト１４２ｂに大電流が流れ、このコンタクト１４２ｂを構成する金属が溶融してフィールド領域１４２で拡散しても、この溶融金属は下部ウェル１４５にまで拡散するだけであり、この溶融金属によるコンタクト１４２ｂと基板１１２との短絡を防止することができる（突き抜け現象の防止）。これにより、サージ発生時におけるフィールド領域１４２における接合破壊を防止することができ、サージ耐性を増加させることができる。
【００６９】
また、サージ発生時において、フィールド領域１４２から基板１１２を介して大電流が流れ込むとき、フィールド領域１４４に大電流が流れ、同様高電界が発生する可能性があるもの、この下部ウェル１４６を設けることにより、フィールド領域１４４における高電界の発生を抑制することができ、また大電流によるコンタクト１４４ｂ溶融時においても、その溶融金属の拡散を下部ウェル１４６内で停止させることができ、コンタクト１４４ｂと基板１１２との短絡を防止することできる。
【００７０】
また、この導電配線１４０に対しても、下部ウェル１４６を設けておくことにより、たとえば導電配線１４０が別系統の動作電源配線または接地線の場合、この導電配線１４０において発生した過渡高電圧サージを、安定に外部電源線１０２で吸収することができ、外部電源線１０２および導電配線１４０いずれにおいて過渡高電圧サージが発生した場合においても、確実にこのサージを吸収することができる。
【００７１】
［変更例１］
図８は、この発明の実施の形態３の第１の変更例の構成を示す図である。図８に示す構成においては、フィールドトランジスタに代えて、ＭＯＳトランジスタが用いられる。すなわち、フィールド領域１４２および１４４間の半導体基板１１２表面上に、ゲート絶縁膜（図示せず）を介してゲート電極層１４７が形成される。このゲート電極層１４７は、導電配線１４０に接続される。他の構成は、図７（Ｂ）に示す構成と同じであり、対応する部分には同一の参照番号を付す。
【００７２】
この図８に示す構成においては、外部電源配線１０２において過渡高電圧サージが発生した場合、大電流がコンタクト１４２ｂを介して流れても、このコンタクト１４２ｂの溶融金属の半導体基板１１２への拡散を防止することができ、またこのフィールド領域１４２の接合界面における電界集中を緩和することができ、接合破壊を防止することができる。したがってこの図８に示す構成においても、先の図７（Ｂ）に示す構成と同様、安定にサージを吸収することができる。
【００７３】
なお、この図８に示す構成において、下部ウェル１４５は、ゲート電極層１４７下部にまで形成され、いわゆるＬＤＤ（ライトリードープトドレイン）構造と同様の構成がとられてもよい。これはフィールド領域１４２においても同様である。
【００７４】
［変更例２］
図９は、この発明の実施の形態３の第２の変更例の構成を示す図である。図９に示す構成においては、ｎ型半導体基板１１４表面に、低不純物濃度のｐ型ウェル領域１１６が形成される。このウェル領域１１６表面に、間をおいて高濃度ｎ型不純物領域で構成されるフィールド領域１４２と、高濃度ｐ型不純物領域で形成されるフィールド領域１４９が形成される。フィールド領域１４２は、コンタクト１４２ｂを介して外部電源線１０２に接続され、フィールド領域１４９は、コンタクト１４４ｂを介して導電配線１４０に接続される。フィールド領域１４２および１４９の間のウェル領域１１６表面に、フィールド絶縁膜１２４が形成される。この図９に示す構成は、ｐ／ｎ接合ダイオードを用いて、外部電源線１０２に発生した高電圧サージを導電配線１４０により吸収している。フィールド領域１４９は、ウェル領域１１６と電気的に接続されており、したがってこのウェル領域１１６とフィールド領域１４９の間の接合（ｐ＋／ｐ接合）においては、何ら高電界は印加されない。したがって、このフィールド領域１４９においては下部ウェルは設けられていない。一方、フィールド領域１４２においては、このフィールド領域１４２はｎ型不純物領域で構成されているため、高電圧サージが外部電源線１０２において発生したときに生じるｎ＋／ｐ接合面における高電界集中を下部ウェル１４５により緩和する。また、この下部ウェル１４５により、コンタクト１４２ｂの溶融金属のウェル１１６への拡散を防止し、フィールド領域１４２に対する金属突き抜け現象を防止する。これにより、安定に外部電源線１０２において発生した過渡高電圧サージを吸収することができる。
【００７５】
またこの図９に示す構成においては、下部ウェル１４５を設けることにより、下部ウェル１４５とｎ型半導体基板１１４との間の距離が短くなる。したがって、フィールド領域１４２および下部ウェル１４５をコレクタとし、ｐウェル領域１１６をベースとし、ｎ型半導体基板１１４をエミッタとするバーティカル寄生バイポーラトランジスタのベース領域の長さが短くされ、このバーティカル寄生バイポーラトランジスタの電流増幅率が高くされ、フィールド領域１４２からウェル領域１１６へ電流が流れ込んだとき、この寄生バイポーラトランジスタが高速でオン状態とされ、ウェル領域１１６から半導体基板１１４へ電流を流すことにより、サージを、導電配線１４０および半導体基板１１４両者で吸収することができ、高速かつ確実に過渡高電圧サージを吸収することができる。
【００７６】
［変更例３］
図１０は、この発明の実施の形態３の第３の変更例の構成を示す図である。図１０において、ｎ型半導体基板１１４表面に高濃度ｐ型不純物領域で形成されるフィールド領域１５２および１５４が形成される。このフィールド領域１５２および１５４は、それぞれ、コンタクト１５２ｂおよび１５４ｂを介して接地線１５０および導電配線１４０に接続される。コンタクト１５２ｂとフィールド領域１５２との接触部下部に、低不純物濃度のｐ型不純物領域（下部ウェル）１５５が形成され、またコンタクト１５４ｂとフィールド領域１５４ｂの接触部下部にこのフィールド領域１５４と接して下部ウェル１５６が形成される。フィールド領域１５２および１５４間の半導体基板１１４の表面上に、図示しないゲート絶縁膜を介してゲート電極層１５７が形成される。このゲート電極層１５７は、接地線１５０に接続される。ｐ型基板１１４は、導電配線１４０に伝達される電圧と同程度の電圧レベルのバイアス電位Ｖｂにバイアスされる。
【００７７】
この図１０に示す構成の場合、接地線１５０において負の高電圧サージが発生した場合、フィールド領域１５２と半導体基板１１４間の接合が降伏して、基板１１４からフィールド領域１５２、コンタクト１５２ｂを介して接地線１５０に電流が流れる。このときまた、フィールド領域１５２および１５４の間がパンチスルー状態となり（ラテラル寄生バイポーラトランジスタがオン状態とされる）、導電配線１４０からフィールド領域１２４、を介してフィールド領域１５２へ電流が供給され、この接地線１５０上に発生した負の高電圧サージを吸収することができる。
【００７８】
この図１０に示す構成においても、大電流が流れて、コンタクトが溶融しても、この溶融金属が半導体基板１１４へ拡散するのを防止することができ、接合破壊を確実に防止することができる。また、大電流が生じても下部ウェル１５５および１５６により、大電流が発生する領域、すなわち高電界が発生する可能性が最も高い領域において下部ウェルを設けているため、この高電界を緩和することができ、フィールド領域１５２および１５４の接合破壊を防止することができる。
【００７９】
なお、この図１０に示す構成においても、下部ウェル１５５および１５６は、ゲート電極層１５７下部にまで形成されてもよい。
【００８０】
以上のように、この実施の形態３に従えば、電源線とコンタクトを介して接続されるフィールド領域のコンタクト下部に、低不純物濃度のウェル領域（不純物領域）を設けたため、過渡高電圧サージにより大電流が生じた場合においても、このフィールド領域の接合破壊を防止することができ、サージ耐性の高い入力保護回路を得ることができる。
【００８１】
［実施の形態４］
図１１は、この発明の実施の形態４に従う半導体装置の構成を概略的に示す図である。図１１（Ａ）において、半導体装置２００は、メモリセルアレイおよびその周辺回路を含むアレイ内部回路２１０と、このアレイ内部回路２１０により処理されるデータを外部と授受するためのデータ入出力回路２１５を含む。
【００８２】
このアレイ内部回路２１０に対しては、専用の外部電源端子２０１および接地端子２０３が設けられ、またデータ入出力回路２１５に対しては専用の外部電源端子２０２および接地端子２０４が設けられる。外部電源端子２０２の電源電位には、データを入出力するために用いられることを示すために、外部電源電位ＶｃｃＱという符号を用いる。このアレイ内部回路２１０およびデータ入出力回路２１５に対する電源配線（電源線および接地線両者を含む）を別々に設けることにより、大きな電力を消費するデータ入出力回路２１５の動作時における電源電位の変動（電源バンプ）の影響がアレイ内部回路２１０の動作に及ぼされるのを防止し、アレイ内部回路２１０を安定に動作させるとともに、データ入出力回路２１５に対し安定に電源電位ＶｃｃＱおよび接地電位ＧＮＤを供給する。
【００８３】
図１１（Ｂ）において、半導体装置内部の電源パッドの配置が示される。この図１１（Ｂ）においては、いわゆるＬＯＣ（リード・オン・チップ）構造のパッド配置が一例として示される。外部電源電位Ｖｃｃを受けるパッド２０１ａと、外部電源電位ＶｃｃＱを受ける電源パッド２０２ａが隣接して配置されるように示される。この電源パッド２０１ａから電源線２２２が延在し、アレイ内部回路２１０に含まれるセンスアンプおよびデコーダなどのアレイ周辺回路２１０ａへ電源電位が供給される。一方、電源パッド２０２ａに対し、この電源線２２２と平行に電源線２２４が配設され、データ入出力回路２１５に対し電源電位ＶｃｃＱを供給する。ここで図１１（Ｂ）において、接地線は示していない。また電源パッド２０１ａから内部降圧回路を介して電源線２２２に内部電源電位Ｖｉｎｔが供給されてもよく、また外部電源電位Ｖｃｃが電源線２２２にそのまま供給されてもよい（内部降圧回路が設けられていない場合）。
【００８４】
図１１（Ｂ）に示すように、このような電源線２２２および２２４が別々に設けられている場合においても、長距離にわたってこれらの電源線２２２および２２４が平行に配設される。したがって、図１２に示すようにこれらの電源線２２２および２２４を用いて容易に十分なレイアウト面積を有する入力保護回路を形成することができる。
【００８５】
図１２において、データ入出力回路２１５に対し外部からの電源電位ＶｃｃＱを伝達する外部電源配線２２４と電源線２２２の間に、入力保護回路（高電圧導通機構）２２５が設けられる。この電源線２２２は外部電源端子２０１に電気的に結合される。
【００８６】
データ入出力回路２１５は、図１２においては、出力部が外部電源電位ＶｃｃＱを受ける。大きな負荷を高速で駆動するため、データ出力部が最も消費電流が大きいためである。データ入出力回路２１５は、内部から読出されたデータを増幅する（レベル変換機能を有してもよい）インバータ回路２１５ａと、電源線２２４とデータ出力端子２１５ｄの間に接続されかつそのゲートにインバータ回路２１５ａの出力信号を受けるｎチャネルＭＯＳトランジスタ２１５ｂと、データ出力端子２１５ｄと接地端子（接地線，接地ノード）２０４との間に接続されかつそのゲートにインバータ回路２１５ａの出力信号を受けるｎチャネルＭＯＳトランジスタ２１５ｃを含む。データ出力端子２１５ｄには、したがって電源電位ＶｃｃＱレベルのデータまたは接地電位ＧＮＤレベルのデータが出力される。データ入出力端子２１５ｄに現われるデータ信号の振幅を外部電源電位ＶｃｃＱ（＝Ｖｃｃ）レベルとすることにより、外部に設けられた装置との互換性を保持する。
【００８７】
入力保護回路２２５は、図１２においては、寄生ｎｐｎバイポーラトランジスタで構成されるように示される。電源線２２４上に過渡高電圧サージが発生したとき、この入力保護回路２２５に含まれるバイポーラトランジスタが導通し、電源線２２２上へこの過渡高電圧サージによる電流（電荷）を放電し、この電源線２２２により高電圧サージを吸収する。電源線２２２には多くの回路が接続されており、電源線２２２は大きな浮遊容量を有しており、安定にこの過渡高電圧サージにより生じた電荷を吸収することができる。
【００８８】
図１３（Ａ）および（Ｂ）は、図１２に示す入力保護回路の平面レイアウトおよび断面構造を示す図である。図１３（Ａ）において、外部電源電位ＶｃｃＱを受ける電源入力パッド２０２ａが、導電配線２２４ａを介して電源線２２４に接続される。この電源線２２４と隣接してかつ平行して別の電源線２２２が配置される。電源線２２４下部にこの電源線２２４と平行してフィールド領域２３４が形成され、また電源線２２２下部にこの電源線２２２と平行してフィールド領域２３２が形成される。フィールド領域２３２および２３４は、それぞれコンタクト孔２３２ａおよび２３４ａを介して電源線２２２および２２４にそれぞれ接続される。電源線２２２および２２４が比較的長距離にわたって平行して配線されているため、フィールド領域２３２および２３４の対向する部分の長さを十分に大きくとることができる。これにより、先の実施の形態１ないし３と同様、サージ耐性に優れかつ高速でサージ電流を吸収することのできる入力保護回路を得ることができる。
【００８９】
図１３（Ｂ）は、図１３（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。フィールド領域２３２は、高濃度ｎ型不純物領域により構成され、フィールド領域２３４は、高濃度ｎ型不純物領域により構成される。これらのフィールド領域２３２および２３４は、ｐ型半導体基板１１２表面に形成される。フィールド領域２３２および２３４の間の基板１１２の表面上にフィールド絶縁膜２３９が形成される。フィールド領域２３４は、第１のノード２３７に接続されかつフィールド領域２３２は、第２のノード２３８に接続される。これらのノード２３７および２３８にはそれぞれ電源電位ＶｃｃＱおよびＶｃｃが印加される。この図１３（Ａ）および（Ｂ）の入力保護回路の構成は、先の実施の形態１ないし３に示す高電圧導通機構と同じであり、第１のノード２３７に電源電位ＶｃｃＱの通常動作時に与えられる電圧レベルよりも高い過渡高電圧サージが印加されたとき、このフィールド領域２３４、半導体基板１１２およびフィールド領域２３２により形成される寄生ｎｐｎバイポーラトランジスタが導通し（フィールド領域２３４および２３２のパンチスルーおよびフィールド領域２３４の接合の降伏）、高電圧サージがフィールド領域２３２を介して第２のノード２３８へ伝達され、また基板１１２へ伝達されてこの高電圧サージが吸収される。
【００９０】
この電源線２２２は、外部電源電位Ｖｃｃが伝達される電源線ではなく、内部電源電位Ｖｉｎｔが伝達される内部電源線であってもよく、また接地電位ＧＮＤ（出力回路用のＧＮＤＱ）が伝達される接地線であってもよい。
【００９１】
図１４は、図１１（Ｂ）に示すアレイ周辺回路２１０ａの具体的構成の一例を示す図である。図１４において、アレイ周辺回路は、ビット線対ＢＬおよびＺＢＬに対して設けられ、このビット線ＢＬおよびＺＢＬの電位を差動的に増幅するセンスアンプＳＡと、電源線２２２ａ上の外部電源電位Ｖｃｃを一方動作電源電位として動作し、センスアンプＳＡを活性化するセンス活性化信号φＳＰおよびφＳＮを出力するセンス活性化回路２６０を含む。ビット線対ＢＬおよびＺＢＬと交差する方向にワード線ＷＬが配置される。ワード線ＷＬとビット線対ＢＬおよびＺＢＬの交差部に対してメモリセルＭＣが配置される。図１４においては、ビット線ＢＬとワード線ＷＬの交差部に配置されるメモリセルＭＣを代表的に示す。メモリセルＭＣが行および列のマトリクス状に配設され、メモリセルの各行に対応してワード線ＷＬが配置され、メモリセルの各列に対応してビット線対ＢＬおよびＺＢＬが配置される。メモリセルＭＣは、情報を格納するキャパシタＣＭと、ワード線ＷＬ上の信号電位に応答して導通してキャパシタＣＭをビット線ＢＬに電気的に接続するアクセストランジスタＭＴを含む。
【００９２】
センスアンプＳＡは、ビット線対ＢＬおよびＺＢＬの間に交差結合された１対のｎチャネルＭＯＳトランジスタＮＱと、ビット線対ＢＬおよびＺＢＬの間に互いに交差結合される１対のｐチャネルＭＯＳトランジスタＰＱを含む。このセンスアンプＳＡに対し、センス活性化回路２６０からのセンス活性化信号φＳＰに応答して導通し、電源線２２２ａ上の電源電位ＶｃｃをｐチャネルＭＯＳトランジスタＰＱの接続部へ伝達する活性化トランジスタＰＴと、センス活性化回路２６０からのセンス活性化信号φＳＮに応答して導通して、接地電位ＧＮＤを１対のｎチャネルＭＯＳトランジスタの接続部へ供給する活性化トランジスタＮＴを含む。この電源線２２２ａは、ノード２０１ａに接続される。このノード２０１ａは電源パッドであってもよく、また外部ピン端子であってもよい。
【００９３】
この図１４に示す構成において、センスアンプＳＡの活性化時、すなわち活性化トランジスタＰＴおよびＮＴの導通時、ｐチャネルＭＯＳトランジスタＰＱがビット線ＢＬおよびＺＢＬの高電位のビット線を電源電位Ｖｃｃレベルにまで上昇させ、一方ｎチャネルＭＯＳトランジスタＮＱが、低電位のビット線を接地電位ＧＮＤレベルにまで放電する。この図１４に示す構成においては、ビット線ＢＬおよびＺＢＬの電位振幅は、電源電位Ｖｃｃレベルとされる。したがってこの図１４に示す半導体装置の場合、内部降圧回路は設けられておらず、外部から与えられる電源電位が内部動作電源電位として利用される。センスアンプＳＡは、ビット線対ＢＬおよびＺＢＬそれぞれに対して設けられる。したがって、センスアンプＳＡの動作時、多くのビット線ＢＬおよびＺＢＬの充放電が行なわれるため、電源線２２２ａの消費電流は大きくなる。電源線２２２ａの専用の電源ピン端子からノード２０１ａを介して電源電位を供給することにより、安定にセンス動作を行なうことができる。この場合、多くのセンスアンプを駆動するため電源線２２２ａの幅および寄生容量は大きく、サージ吸収用の電源線として用いられても、安定に過渡高電圧サージを吸収することができる。
【００９４】
以上のように、この実施の形態４に従えば、外部電源配線と別の一定電位が供給される導電配線との間に高電圧導通機構を設けたため、これらの電源線および導電配線が長距離にわたって平行して並設されるため、容易に高電圧導通機構を配設するための必要十分な面積を確保することができ、何ら占有面積を増加させることなく確実にサージ吸収用の入力保護回路を実現することができる。
【００９５】
［実施の形態５］
図１５（Ａ）および（Ｂ）は、この発明の実施の形態５に従う入力保護回路部分の平面レイアウトおよび断面構造を示す図である。図１５（Ａ）において、高電圧導通機構は、電源入力パッド３００に導電配線３０２ａを介して接続される電源線３０２と、この電源線３０２下部に、電源線３０２と平行に形成されるフィールド領域３１２と、フィールド領域３１２と平行に配設されるフィールド領域３１４を含む。このフィールド領域３１４は半導体基板３０４に電気的に接続される。フィールド領域３１２は、コンタクト孔３１２ａを介して電源線３０２に電気的に接続され、またフィールド領域３１４は、コンタクト孔３１６ａを介してゲート電極層３１６に接続される。このゲート電極層３１６は、フィールド領域３１２および３１４間の領域にこれらのフィールド領域３１２および３１４と平行にかつ電源線３０２および３０４より下層に配設される。
【００９６】
図１５（Ｂ）は、図１５（Ａ）のラインＡ−Ａ′に沿った断面構造を示す図である。図１５（Ｂ）において、ｐ型半導体基板３０４表面上に、高濃度ｎ型不純物領域で構成されるフィールド領域３１２と、高濃度ｐ型不純物領域で構成されるフィールド領域３１４が配設される。これらのフィールド領域３１２および３１４の間の基板３０４表面上に、図示しないゲート絶縁膜を介してゲート電極層３１６が配設される。このゲート電極層３１６は、フィールド領域３１４と電気的に接続される。フィールド領域３１４および半導体基板３０４は同じ導電型であり、フィールド領域３１４は、半導体基板３０４よりも高不純物濃度を有しており、フィールド領域３１４は、半導体基板３０４と電気的に接続される。フィールド領域３１２は、第１のノード３０１に電気的に接続される。第１のノード３０１は、電源入力パッド３００または外部電源端子であってもよく、また導電配線３０２ａまたは電源線３０２の任意の場所であってもよい。半導体基板３０４は、一定のバイアス電位（接地電位または負電位）Ｖｂを受ける。
【００９７】
第１のノード３０１に過渡高電圧サージが発生した場合、このフィールド領域３１２のｎ＋／ｐ接合が降伏現象を起こし、半導体基板３０４表面に沿って、フィールド領域３１２から、フィールド領域３１４へ電荷が流れ、このフィールド領域３１４へ流れ込んだ電荷が、半導体基板３０４により吸収される。第１のノード３０１に与えられた高電圧サージが大きいとき、また、このフィールド領域３１２と半導体基板３０４の間の接合の降伏現象が生じ、フィールド領域３１２から基板３０４へ直接電流が流れる。
【００９８】
図１５（Ａ）および（Ｂ）に示す構成の場合、高電圧導通機構は、その第２のノードが、半導体基板に電気的に接続されている。したがって、電源線３０２と平行に配設される導電配線（接地線、内部電源線または基準電源線）が存在しない場合においても、この電源線３０２下部に形成されたフィールド領域３１２と平行に対向してフィールド領域３１４を半導体基板３０４表面に形成することにより、十分な幅を有する高電圧導通機構を実現することができる。したがって、必要とされる配線が存在しない場合においても、容易に必要とされる面積を有する高電圧導通機構を実現することができる。
【００９９】
半導体基板３０４は、十分大きな容量を有しているため、安定に高電圧サージを吸収することができる。またこの電源線３０２は、任意の形状をとることができるため（第２のノードに接続される導電配線が存在しないため）、必要とされる幅方向の長さをフィールド領域３１２はとることができ、応じて、電源線３０２の浮遊容量を十分に大きくすることができ、サージ耐性に優れた入力保護回路を実現することができる。
【０１００】
［変更例］
図１６は、この発明の実施の形態５の変更例を示す図である。図１６に示す構成において、図１５（Ｂ）に示す構成と異なり、フィールド領域３１２および３１４の間の半導体基板３０４表面に、フィールド絶縁膜３１７が形成される。このフィールド領域３１２および３１４外周にＬＯＣＯＳ膜３１５ａおよび３１５ｂが形成される。フィールド領域３１４に、基板バイアス電位Ｖｄ（接地電位または負電位）が印加される。この図１６に示す構成においても、第１のノード３０１に過渡高電圧サージが発生した場合、このフィールド領域３１２、半導体基板３０４およびフィールド領域３１４で形成されるｎ＋／ｐ／ｐ＋ダイオードが導通し、第１のノード３０１に発生した過渡高電圧サージを半導体基板３０４で吸収することができる。
【０１０１】
なお、この実施の形態５において、第１のノード３０１を、ｐ型の不純物領域からなるフィールド領域へ接続し、半導体基板をｎ型として、このフィールド領域３１２をｎ型高濃度不純物領域より形成することにより、この高電圧サージを吸収する保護回路を実現することができる。
【０１０２】
以上のように、この発明の実施の形態５に従えば、過渡高電圧サージを半導体基板で吸収するように構成したため、電源配線と導電配線が平行して配置されていない領域においても、この電源線を一方ノードとした高電圧導通機構を基板上空き領域を利用して形成することができ、何ら面積増加を伴うことなく必要とされる面積を有する入力保護回路（高電圧導通機構）を実現することができる。
【０１０３】
［実施の形態６］
図１７（Ａ）は、この発明の実施の形態６に従う入力保護回路の要部の構成を示す平面レイアウト図であり、図１７（Ｂ）は、図１７（Ａ）のラインＡ−Ａ′に沿った断面構造を示す図である。図１７（Ａ）において、入力保護回路は、外部から与えられる電源電位Ｖｃｃを受ける電源入力パッド４００と、この電源入力パッド４００に導電配線４０１を介して接続され、外部電源電位Ｖｃｃを内部へ伝達する外部電源線４０２と、この外部電源線４０２と平行してかつ隣接して延在して配置される導電配線４０４とを含む。この導電配線４０４は、先の実施の形態４または５と同様、別に設けられた外部電源線、接地線、内部電源線、データ出力部に対して設けられた接地線のいずれであってもよい。動作電源電位としての接地電位ＧＮＤまたは電源電位ＶｃｃまたはＶｉｎｔを伝達する導電配線であればよい。
【０１０４】
高電圧導通機構は、この電源線４０２下部に、この電源線４０２と平行して形成されかつこの電源線４０２にコンタクト孔（またはバイア孔）４１４ｂを介して接続されるフィールド領域４１２と、導電配線４０４と平行してこの導電配線４０４下部に、フィールド領域４１２と狭い間（約３μｍ以下）をおいて配置されるフィールド領域４１４を含む。このフィールド領域４１４は、コンタクト孔（またはバイア孔）４１４ａを介して導電配線４０４に接続される。
【０１０５】
図１７（Ｂ）において、フィールド領域４１２および４１４は、低濃度ｐ型不純物領域で構成されるウェル領域４２０に形成される。このフィールド領域４１２および４１４間のウェル領域４２０表面に、フィールド絶縁膜４１７が形成される。フィールド領域４１２は、高濃度ｎ型不純物領域で構成され、フィールド領域４１４は、高濃度ｐ型不純物領域で構成される。フィールド領域４１２は、コンタクト孔４１４ｂに形成されたコンタクト４０２ａを介して電源線４０２に接続される。フィールド領域４１４は、コンタクト孔４１４ａに形成されたコンタクト４０４ａにより導電線４０４に接続される。フィールド領域４１２のコンタクト４０２ａとの接触部の下部に、このフィールド領域４１２と接して低濃度ｎ型不純物領域で構成される下部ウェル４１５が形成される。ウェル領域４２０は、ｎ型半導体基板４２２表面に形成される。このウェル領域４２０は、ＬＯＣＯＳ膜４１９ａおよび４１９ｂにより他の回路部分から分離される。半導体基板４２２は、外部電源電位Ｖｃｃまたは接地電位レベルのバイアス電位Ｖｂに固定される。
【０１０６】
この図１７（Ａ）および（Ｂ）に示す構成においても、電源線４０２において過渡高電圧サージが発生した場合、このフィールド領域４１２とウェル領域４２０との間の接合の降伏現象（またはフィールド領域間パンチスルー）が生じ、フィールド領域４１２からウェル領域４２０を介してフィールド領域４１４へ電流が流れ、この高電圧サージにより生じた電流が導電配線４０４により吸収される。またこのとき、フィールド領域４１２、下部ウェル４１５、ウェル領域４２０および半導体基板４２２により形成されるラテラルｎｐｎバイポーラトランジスタが導通し、この下部ウェル４１５から、ウェル領域４２０を介して基板４２２へ電流が流れ、この高電圧サージが半導体基板４２２により吸収される。図１７（Ｂ）においては、下部ウェル４１５が、寄生バイポーラトランジスタのエミッタ領域を構成するように示される。しかしながら、この寄生バイポーラトランジスタは、過渡高電圧サージ発生時に導通するため、下部ウェル４１５は、この寄生バイポーラトランジスタのコレクタ領域を形成してもよい。この寄生バイポーラトランジスタのベース領域は、下部ウェル４１５が設けられているため、その長さが小さくされ、電流増幅率が大きくなり、より多くの電流を、高速で半導体基板４２２へ流すことができ、高速で高電圧サージを吸収することができる。
【０１０７】
なお、図１７（Ｂ）において、示される導電型をすべて逆とすれば、電源線２０２に代えて、接地線に対する負の高電圧サージに対する保護回路を実現することができる。
【０１０８】
［変更例］
図１８は、この発明の実施の形態６の変更例の構成を示す図である。図１８に示す構成においては、フィールド領域４１４に代えて高濃度ｎ型不純物領域で形成されるフィールド領域４２４が用いられ、このフィールド領域４２４とコンタクト４０４ａとの接触部の下部にこのフィールド領域４２４と接して、低濃度ｎ型不純物領域で構成される下部ウェル４２２が形成される。すなわち、この図１８に示す構成においては、図１７に示すｎ＋／ｐダイオードに代えて、フィールドトランジスタ（ゲート電極はあってもなくてもよい）が高電圧導通機構として用いられる。他の構成は、図１７（Ｂ）に示す構成と同じである、対応する部分には同一参照番号を付す。
【０１０９】
この図１８に示す構成においては、電源線４０２において過渡高電圧サージが発生した場合、フィールドトランジスタのパンチスルー現象（寄生バイポーラトランジスタの導通）により、導電配線４０４により過渡高電圧サージが吸収される。このとき、また下部ウェル４１５、およびフィールド領域４２４に対する下部ウェル４２２を設けることにより、コンタクト４０４ａに対して集中して流れる電流によるフィールド領域４２４の電界集中およびコンタクト４０４ａの溶融金属の接合の突き抜けをを防止することができ、サージ耐性に優れた入力保護機構を実現することができる。
【０１１０】
なお、この図１８に示す構成においても、寄生バイポーラトランジスタとしては、下部ウェル４１５および４２２が、コレクタとして作用しかつ半導体基板４２２のエミッタとして作用する寄生バイポーラトランジスタが形成されてもよい。また、示される導電型をすべて逆とし、基板バイアス電位を接地電位または負電位とすることにより、接地線に対する負の高電圧サージを吸収する入力保護回路を実現することができる。
【０１１１】
以上のように、この実施の形態６に従えば、いわゆるトリプルウェル構造を用いて、高電圧サージを半導体基板またはウェル領域で吸収するように構成しているため、ウェル領域および半導体基板の大きな寄生容量に、安定に過渡高電圧サージによる電荷を吸収することができ、サージ耐性に優れた入力保護回路を実現することができる。
【０１１２】
なお、この実施の形態６においても、フィールドトランジスタに代えてＭＯＳトランジスタが用いられても同様の効果を奏することができる。
【０１１３】
［実施の形態７］
図１９（Ａ）は、この発明の実施の形態７の入力保護回路部分の平面レイアウトを概略的に示す図であり、図１９（Ｂ）は、図１９（Ａ）に示すラインＢ−Ｂ′に沿った断面構造を概略的に示す図である。図１９（Ａ）において、外部電源電位Ｖｃｃを第１のノード５０４を介して受ける不純物領域５００と、この不純物領域５００と所定の間隔（約３μｍ以下）をおいてこの不純物領域５００を取り囲むように形成される不純物領域５０２とが設けられる。この不純物領域５００は、高濃度不純物領域（拡散領域）または低濃度不純物領域（ウェル領域）のいずれでもよい。以下の説明においては、不純物領域は、この高濃度不純物領域（拡散領域）および低濃度不純物領域（ウェル領域）両者を示すものとして用いる。
【０１１４】
不純物領域５０２は、第２のノード５０６を介して内部電源電位または接地電位であるバイアス電位Ｖｂに固定される。
【０１１５】
図１９（Ｂ）において、不純物領域５００が、ｐ型半導体基板５１２の表面に形成される。この不純物領域５００は、ｎ型の導電型を有する。この不純物領域５００の両側に、フィールド絶縁膜５１０ａおよび５１０ｂを間においてｎ型不純物領域５０２ａおよび５０２ｂが形成される。この不純物領域５０２ａおよび５０２ｂは連続的に形成されて、バイアス電位Ｖｂをそれぞれノード５０６ａおよび５０６ｂを介して受ける。なお、不純物領域５００がウェル領域で構成される場合、第１のノード５０４に接続する部分は、高濃度不純物領域（拡散領域）で形成される。また、不純物領域５０２ａおよび５０２ｂが、ウェル領域で構成される場合、バイアス電位Ｖｂに接続される部分は、高濃度不純物領域（拡散領域）で形成される。
【０１１６】
この不純物領域５０２ａおよび５０２ｂの外周に、ＬＯＣＯＳ膜５０９ａおよび５０９ｂが形成される。
この図１９（Ａ）および（Ｂ）に示す構成においても、第１のノード５０４において過渡高電圧サージが発生した場合、フィールド絶縁膜５１０ａおよび５１０ｂの下の領域を介して不純物領域５００と不純物領域５０２ａおよび５０２ｂとの間にパンチスルー現象（不純物領域５００と基板５１２との間の接合の降伏（ブレークスルー））が生じ、不純物領域５００と不純物領域５０２ａおよび５０２ｂとが電気的に接続し、過渡高電圧サージが、第２のノード５０６ａを介して吸収される。
【０１１７】
この図１９（Ａ）および（Ｂ）に示す構成の場合、何ら電源線および導電配線を互いに平行して配設する必要はなく、半導体基板表面に形成された不純物領域を用いて入力保護回路を形成することができる。また不純物領域５００の外周に沿って、不純物領域５０２が形成されるため、この過渡高電圧サージ電流が流れる領域の幅を十分大きくとることができ、半導体基板表面の、任意の領域において、小占有面積で大きなチャネル幅を有するフィールドトランジスタを等価的に形成することができ、応じて小占有面積でサージ耐性の高い入力保護回路を実現することができる。
【０１１８】
［変更例１］
図２０は、この発明の実施の形態７の変更例１の構成を示す図である。図２０においては、断面構造のみが示される。図２０においては、不純物領域５００の外周に沿って、フィールド絶縁膜５１０ａおよび５１０ｂを間において、高濃度ｐ型不純物領域５２２ａおよび５２２ｂが形成される。この高濃度ｐ型不純物領域５２２ａおよび５２２ｂは、不純物領域５００を取り囲むように形成され、したがってその平面レイアウトは図１９（Ａ）に示すものと同じとなる。他の構成は、図１９（Ｂ）に示すものと同じであり、対応する部分には同一の参照番号を付す。
【０１１９】
この図２０に示す構成の場合、不純物領域５２２ａおよび５２２ｂは、ｐ型半導体基板５１２に電気的に接続される。したがって、第１のノード５０４において過渡高電圧サージが発生した場合、この不純物領域５００と不純物領域５２２ａおよび５２２ｂの間で接合の降伏現象（またはパンチスルー）が生じて過渡高電圧サージによる電流が不純物領域５００から半導体基板５１２ならびに不純物領域５２２ａおよび５２２ｂへ流れかつこれらの不純物領域５２２ａおよび５２２ｂから半導体基板５１２へサージ電流が流れてこの基板５１２によりサージ電流が吸収される。したがってこの場合においても、半導体基板５１２は、大きな浮遊容量を有しており、この過渡高電圧サージを安定に吸収することができる。この半導体基板５１２は、接地電位または負電位または内部電源電位の一定電位にバイアスされていてもよい。
【０１２０】
［変更例２］
図２１（Ａ）は、実施の形態７の変更例２の平面レイアウトを示し、図２１（Ｂ）は、図２１（Ａ）のラインＢ−Ｂ′に沿った断面構造を示す図である。図２１（Ａ）において、外部電源電位Ｖｃｃを第１のノード５５１を介して受ける不純物領域５５０の内側に、一定のバイアス電位Ｖｂを第１のノード５５１を介して受ける不純物領域５５５が設けられる。すなわち、この変更例２の構成においては、負電位または接地電位または内部電源電位または外部電源電位であるバイアス電位Ｖｂを受ける不純物領域５５５の外周に沿って、狭い間隔をおいてこの不純物領域５５５を取り囲むように、外部電源電位Ｖｃｃを受ける不純物領域５５０が形成される。
【０１２１】
図２１（Ｂ）において、不純物領域５５５の外側に、フィールド絶縁膜５５７ａおよび５５７ｂを間において、不純物領域５５０ａおよび５５０ｂが形成される。不純物領域５５５と不純物領域５５０ａおよび５５０ｂの導電型式は、同じであってもよく、また異なっていてもよい。この変更例２の構成においても、第１のノード５５１において過渡高電圧が発生した場合、パンチスルー現象（または降伏現象）により、不純物領域５５５および第２のノード５５６を介して過渡高電圧サージが吸収される。したがって、先の実施の形態７およびその変更例１と同様の小占有面積でサージ耐性に優れた入力保護回路を実現することができる。
【０１２２】
図２２は、この図２１（Ａ）の平面レイアウトを実現する部分の具体的構成を示す図である。図２２において、不純物領域５５０は、外部電源電位Ｖｃｃを使用する回路部分が形成されるＶｃｃ使用回路形成領域５５０ｃと、このＶｃｃ使用回路形成領域５５０ｃの外部電源電位Ｖｃｃ印加領域（拡散領域またはウェル領域）と電気的に接続される不純物領域５５０ｄにより、不純物領域５５０が形成される。この不純物領域５５０ｄには、内部回路要素は形成されていなくてもよい。さらに、Ｖｃｃ使用回路形成領域５５０ｃも、外部電源電位Ｖｃｃ印加領域と電気的に接続されていればよく、したがって、不純物領域５５０ａは、拡散領域であってもよく、またウェル領域であってもよい。この場合、不純物領域５５５にはバイアス電位Ｖｂが印加され、この領域において別の内部回路構成要素が形成されていてもよい。この場合、回路構成要素形成領域に沿って、入力保護回路を形成することができて何ら占有面積を増加させることなく、また、レイアウトの変更を生じることなく、容易に十分なレイアウト面積を有する入力保護回路を形成することができ、サージ耐性に優れた入力保護回路を実現することができる。
【０１２３】
以上のように、この実施の形態７に従えば、外部電源電位が印加される領域と、これと過渡高電圧サージ吸収部に電気的に接続される領域とを設けかつ、一方が他方を取り囲むように構成したため、少ない占有面積でかつ電源配線の配設されていない領域においても、容易に十分なレイアウト面積を有する入力保護回路を形成することができ、サージ耐性に優れた入力保護回路を実現することができる。
【０１２４】
［実施の形態８］
図２３（Ａ）は、この発明の実施の形態８に従う半導体装置のチップレイアウトを示す図であり、図２３（Ｂ）は、図２３（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図であり、図２３（Ｃ）は、図２３（Ａ）のラインＢ−Ｂ′に沿った断面構造を概略的に示す図である。
【０１２５】
図２３（Ａ）において、半導体装置が形成されるチップ６００外周に沿って、導電配線６０２が配設される。この導電配線６０２は、後に説明するように、このチップ６００の構成する半導体基板と電気的に接続される。半導体基板は、基準電位発生手段からの基準電位を受ける。この基準電位発生手段は、半導体基板が、ｐ型基板の場合には、負電位Ｖｂｂを発生する負電位発生回路かまたは、接地電位ＧＮＤを供給する接地線である。
【０１２６】
この導電配線６０２は、外部からの電源電位が印加される電源パッド６０４に入力保護回路６０６を介して結合される。この入力保護回路６０６の具体的構成は、実施の形態１ないし７のいずれであってもよい。
【０１２７】
図２３（Ｂ）において、半導体チップ６００を構成するｐ型半導体基板６０５の表面に、高濃度ｐ型不純物領域６０６が形成される。この不純物領域６０６は、コンタクト６０７を介して導電配線６０２に接続される。不純物領域６０６は、半導体基板６０５と同じ導電型であり、したがってこの不純物領域６０６と半導体基板６０５とは電気的に接続される。したがって、導電配線６０２は、この不純物領域６０６を介して半導体基板６０５に電気的に接続される。
【０１２８】
図２３（Ｃ）において、入力保護回路６０６は、電源パッド６０４に接続される導電配線（第１のノード）６１９と、半導体基板６０５表面に形成され、かつコンタクト６１７を介して導電配線６１９に接続される高濃度ｎ型不純物領域６１１と、この高濃度ｎ型不純物領域６１１とコンタクト６１７との接触部の下部に、この不純物領域６１１に接して形成される低濃度ｎ型不純物領域（下部ウェル）６１２と、半導体基板６０５表面に形成されかつコンタクト６１８を介して導電配線６０２に接続される高濃度ｎ型不純物領域６１４を含む。これらの不純物領域６１１および６１４、すなわちフィールド領域６１１および６１４の間に、フィールド絶縁膜６１６が形成される。フィールド領域６１１および６１４の幅は、十分大きくかつ両者間の距離は十分小さくされる。
【０１２９】
導電配線６０２は、半導体基板６０５表面に形成された高濃度ｐ型不純物領域６０６にコンタクト６１９を介して接続される。このフィールド（不純物）領域６１４と高濃度不純物領域６０６の間に、ＬＯＣＯＳ膜６１５が形成される。
【０１３０】
チップ６００の外周に沿って配設される導電配線６０２は、十分な長さおよび幅を有している。したがってこの導電配線６０２の浮遊容量は十分大きく、ノード６１９において発生した過渡高電圧サージを、確実に吸収することができる。また、この導電配線６０２は、一定電位に固定された半導体基板６０５に不純物領域６０６を介して接続されているため、この導電配線６０２上に生じた電荷は、半導体基板６０５により吸収され、導電配線６０２の電位の変動は確実に防止することができる。
【０１３１】
なお、この実施の形態８において、フィールド領域６１１は、高濃度不純物領域でなく、外部電源電位Ｖｃｃが印加されるウェル領域であってもよい。また、不純物領域６０６は、チップ外周部全体に沿って形成される必要はなく、チップ６００の適当な箇所において導電配線６０２と接続されていればよい。
【０１３２】
この実施の形態８の構成に従えば、不純物領域６１１および６１２の上部に両領域６１１および６１２と平行して電源線または導電配線を配設する必要はない。過渡高電圧サージを瞬時に吸収することのできる幅（図２３（Ｃ）の紙面垂直方向）を、不純物領域６１１および６１４ならびに不純物領域６１４上に形成されかつ導電配線６０２に接続される配線部分が有していればよい。何ら占有面積を増加せずチップ外周部の空き領域において、外部電源電位が供給される領域近傍に入力保護回路を配設することができ、小占有面積かつサージ耐性に優れた入力保護回路を実現することができる。
【０１３３】
［実施の形態９］
図２４（Ａ）は、この発明の実施の形態９の入力保護回路の平面レイアウトを示し、図２４（Ｂ）は、図２４（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。図２４（Ａ）において、高電圧導通機構は、外部の電源電位Ｖｃｃを第１のノード７０１を介して受ける不純物領域７０２と、この不純物領域７０２に隣接してかつ間をおいて配置される不純物領域７０３とを含む。不純物領域７０２は、外部電源電位Ｖｃｃを使用する回路要素が形成される領域の拡散領域またはウェル領域である。不純物領域７０３は、内部電源電位Ｖｉｎｔ、接地電位などを使用する回路要素の形成される拡散領域またはウェル領域である。この不純物領域７０２および７０３の境界部に高電圧印加時に導通する部分が形成される。
【０１３４】
図２４（Ｂ）において、不純物領域７０２は、高濃度ｎ型不純物領域で形成されかつコンタクト７０５を介して外部電源電位Ｖｃｃを受ける第１のノードとなる導電配線７０１に接続される。この不純物領域７０２下部に、低濃度ｎ型不純物領域で形成される下部ウェル７０４が形成される。この下部ウェル７０４は、少なくともコンタクト７０５と不純物領域７０２との接触部下部に形成される。不純物領域７０３は、ｐ型半導体基板７００表面に形成される低濃度ｎ型ウェル領域７０６と、このウェル領域７０６表面に形成される高濃度ｎ型不純物領域７０７を含む。高濃度不純物領域７０７は、コンタクト７０８を介して、内部電源Ｖｉｎｔなどの固定電位を伝達する導電配線７０９に接続される。不純物領域７０２とウェル領域７０６の間は十分小さくされ、過渡高電圧サージ発生時においてこの不純物領域７０２とウェル領域７０６との間でパンチスルーが生じるようにされる。不純物領域７０２とウェル領域７０６の間にＬＯＣＯＳ酸化膜７１０ｂが形成され、不純物領域７０２および７０７外周部に沿ってＬＯＣＯＳ膜７１０ａおよび７１０ｃが形成される。
【０１３５】
ｎウェル領域７０６は、不純物領域７０７と電気的に接続されており、導電線（第２のノード）７０９を介して与えられる内部電源電位Ｖｉｎｔまたは接地電位である固定電位に固定される。このウェル領域７０６内に、内部電源電位Ｖｉｎｔなどの固定電位を使用する回路が形成される。第１のノード７０１において過渡高電圧サージが発生した場合、不純物領域７０２とウェル領域７０６の間でパンチスルー現象が生じ、この過渡高電圧サージは、不純物領域７０２からウェル領域７０６へ流れ、次いで不純物領域７０７を介して第２のノード７０９へ流れて、この第２のノード７０９に接続される固定電位発生手段により吸収される。したがってこの実施の形態９の構成においても、確実に過渡高電圧サージを吸収することができる。また、外部電源配線および内部電源配線などの電源電位を伝達する導電配線を互いに平行して長距離にわたって配設する必要がなく、回路レイアウトの自由度が増加する。また、不純物領域７０２および７０３が長距離にわたって平行して配設されているため、この高電圧導通機構のチャネル幅（ラインＡ−Ａ′の直角方向）は十分大きくでき、応じてサージ耐性に優れた入力保護回路を実現することができる。
【０１３６】
図２５は、不純物領域７０２および７０３に形成される回路構成要素の具体例を示す図である。図２５において、第２のノード７２１に与えられる外部電源電位Ｖｃｃを変換して内部電源電位Ｖｉｎｔを生成する内部降圧回路の形成領域７２０と、これと隣接して、この内部電源電位Ｖｉｎｔを内部電源線７２３を介して受けて動作するＶｉｎｔ使用回路の形成領域７２５とが設けられる。内部降圧回路形成領域７２０においては、先に図２において示したように、ドライブトランジスタは、ｐチャネルＭＯＳトランジスタで構成される。また、比較回路１０５も、カレントミラー型回路の場合、カレントミラー回路はｐチャネルＭＯＳトランジスタで構成される。このようなｐチャネルＭＯＳトランジスタが外部電源電位Ｖｃｃを一方導通ノードに受けるため、このｐチャネルＭＯＳトランジスタが形成されるｎ型ウェル領域が、外部電源電位Ｖｃｃにバイアスされる。したがってこのウェル領域を図２４（Ａ）に示す不純物領域７０２として用いる。内部電源電位Ｖｉｎｔ使用回路は、これを内部電源電位Ｖｉｎｔを使用して動作する。この場合、ｐチャネルＭＯＳトランジスタが形成される領域が、同様、ｎ型ウェル領域である。このｎ型ウェル領域は、したがって内部電源電位Ｖｉｎｔにバイアスされる。これらのウェル領域を、図２４（Ａ）に示す不純物領域７０２および７０３として使用することにより、図２５において斜線部で示す高電圧導通機構を容易に実現することができる。
【０１３７】
なお、領域７２０が、データ出力回路形成領域であり、また領域７２５は、内部読出データを増幅してデータ出力回路へ与えるプリアンプなどの内部データ読出回路の形成領域であってもよい。
【０１３８】
以上のように、この実施の形態９に従えば、外部電源電位を使用する領域に隣接して内部電源電位等の固定電位を使用する回路領域を配置し、これらの境界領域を高電圧導通機構として利用したため、十分な幅を有する高電圧導通機構を形成することができ、小占有面積で、サージ耐性に優れた入力保護回路を実現することができる。また、単に回路構成要素形成領域を利用しているため、入力保護機構のための専用の領域を設ける必要がなく、レイアウトが容易となる。
【０１３９】
なお、実施の形態１ないし９において、不純物領域の導電型を逆とすれば、外部電源電位に代えて接地電位に対する負の高電圧サージを吸収する機構を実現することができる。
【０１４０】
【発明の効果】
以上のように、この発明に従えば、サージ吸収のための高電圧導通機構として、固定電位伝達線または回路形成領域を利用しているため、何ら入力保護機構のための専用の領域を設ける必要がなく、小占有面積でかつサージ耐性に優れた入力保護回路を実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置の全体の構成を概略的に示す図である。
【図２】図１に示す内部降圧回路の構成の一例を示す図である。
【図３】（Ａ）は、図１に示す高電圧導通機構の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図４】（Ａ）は、実施の形態２の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図５】この発明の実施の形態２の変更例１の構成を示す図である。
【図６】この発明の実施の形態２の変更例２の構成を示す図である。
【図７】（Ａ）は、この発明の実施の形態３の入力保護回路の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図８】この発明の実施の形態３の変更例１の構成を概略的に示す図である。
【図９】この発明の実施の形態３の変更例２の構成を概略的に示す図である。
【図１０】この発明の実施の形態３の変更例３の構成を概略的に示す図である。
【図１１】（Ａ）は、この発明の実施の形態４に従う半導体記憶装置の全体の構成を概略的に示し、（Ｂ）は、（Ａ）に示す配置における電源線のレイアウトを示す図である。
【図１２】この発明の実施の形態３に従う入力保護回路の構成を具体的に示す図である。
【図１３】図１２に示す高電圧導通機構の平面レイアウトおよび断面構造を概略的に示す図である。
【図１４】この発明の実施の形態３の変更例の構成を示す図である。
【図１５】（Ａ）は、この発明の実施の形態４に従う入力保護回路の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図１６】この発明の実施の形態５の変更例の構成を概略的に示す図である。
【図１７】（Ａ）は、この発明の実施の形態６に従う入力保護回路の平面レイアウトを概略的に示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図１８】この発明の実施の形態６の変更例の構成を概略的に示す図である。
【図１９】（Ａ）は、この発明の実施の形態７の入力保護回路の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＢ−Ｂ′に沿った断面構造を概略的に示す図である。
【図２０】この発明の実施の形態７の変更例１の構成を概略的に示す図である。
【図２１】（Ａ）は、この発明の実施の形態７の変更例１の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＢ−Ｂ′に沿った断面構造を概略的に示す図である。
【図２２】この発明の実施の形態７の変更例２の構成を概略的に示す図である。
【図２３】（Ａ）は、この発明の実施の形態８に従う入力保護回路のチップレイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を示し、（Ｃ）は、ラインＢ−Ｂ′に沿った断面構造を概略的に示す図である。
【図２４】（Ａ）は、この発明の実施の形態９に従う入力保護回路の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図２５】図２４に示される不純物領域が形成される回路の具体例を示す図である。
【図２６】（Ａ）は、従来の入力保護回路の平面レイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図２７】従来の外部電源線と内部電源線のレイアウトを概略的に示す図である。
【図２８】従来の半導体記憶装置における電源線のレイアウトを概略的に示す図である。
【符号の説明】
１０１ 外部電源端子、１０２ 外部電源線、１０５ 内部降圧回路、１０６内部電源線、１１０ 高電圧導通機構、１２０，１２２ フィールド領域、１２６ ゲート電極層、１２４ フィールド絶縁膜、１４２，１４４ フィールド領域（不純物領域）、１４５，１４６ 下部ウェル、１１２ 半導体基板、１４７ ゲート電極層、１５２，１５４ フィールド領域（不純物領域）、１５５，１５６ 下部ウェル、１１４ 半導体基板、１１６ ウェル領域、２０１ 外部電源端子、２０２ データ出力用電源端子、２１５ データ入出力回路、２２２内部回路用電源線、２２４ データ出力用電源線、２２５ 入力保護回路、２３２，２３４ フィールド領域、２６０ センス活性化回路、３０２ 外部電源線、３０４ 導電配線、３１２，３１４ フィールド領域、３０４ 半導体基板、３１７ フィールド絶縁膜、４０２ 外部電源線、４０４ 導電配線、４１２，４１４ フィールド領域、４２０ ウェル領域、４１５ 下部ウェル、４２２半導体基板、４２３ 下部ウェル、５００ 外部電源電位印加領域、５０２固定電位印加領域、５００，５０２ａ，５０２ｂ 不純物領域、５１０ａ，５１０ｂ フィールド絶縁膜、５１２ 半導体基板、５２２ａ，５２２ｂ 不純物領域、５５０ 外部電源電位印加領域、５５５ 固定電位印加領域、５５０ｃ、外部電源電位使用回路形成領域、５５０ｄ 不純物領域、６００ 半導体チップ、６０１ 高電圧導通機構、６０２ 導電配線、６０５ 半導体基板、６０６ 不純物領域、６１１，６１４ 不純物領域、６１２ 下部ウェル、７０２ 外部電源電位印加領域、７０３ 固定電位印加領域、７０６ ウェル領域、７００ 半導体基板、７２０ 内部降圧回路形成領域、７２５ 内部電源電位使用回路形成領域。
Claims (4)
- 外部から供給される電源電位を受けて内部へ伝達する外部電源ノード、
前記外部電源ノードから供給される外部電源電圧を変換して内部電源ノード上に内部電源電圧を発生する内部電源電圧発生手段、および
前記外部電源ノードに結合される第１のノードと、前記内部電源ノードに結合される第２のノードとを有し、前記第１のノードへの前記外部電源電圧の通常時の電圧よりも高い電圧の印加時に導通して前記第１のノードと前記第２のノードとを電気的に接続する高電圧導通機構を備え、
前記高電圧導通機構は、
前記第１のノードに接続されかつ前記外部電源電圧を使用する回路素子が形成される第１の基板領域と、
前記第１の基板領域と平面レイアウトにおいて隣接しかつ間をおいて配置される、前記第２のノードに接続される拡散領域とを備え、
前記第１の基板領域に形成される回路素子は、前記内部電源電圧を生成する内部電源電圧発生手段を含み、
前記拡散領域は、前記内部電源電圧を利用する内部回路が形成される領域と電気的に接続される、半導体装置の入力保護回路。 - 前記拡散領域は前記基板領域を取り囲むように形成される、請求項１記載の半導体装置の入力保護回路。
- 前記拡散領域は、前記基板領域内に形成される、請求項１記載の半導体装置の入力保護回路。
- 前記第１の基板領域と前記第１のノードとを電気的に接続する配線と、
前記配線を前記第１の基板領域に電気的に接続するコンタクトと、
前記コンタクト領域において前記第１の基板領域下部に形成される前記第一の基板領域よりも低濃度でかつ前記第１の基板領域と同一導電型の不純物領域をさらに備える、請求項１記載の半導体装置の入力保護回路。
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