KR100256465B1

KR100256465B1 - 반도체 장치의 입력 보호 회로

Info

Publication number: KR100256465B1
Application number: KR1019960058177A
Authority: KR
Inventors: 히데토 히다카
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1995-11-27
Filing date: 1996-11-27
Publication date: 2000-05-15
Also published as: JP3596830B2; KR970030781A; JPH09148527A; US5847430A

Abstract

외부 전원 라인(102)과 내부 전원 전위가 전달되는 내부 전원 라인(106) 또는 기판 영역 사이에, 이 외부 전원 라인(102)에 과도한 고전압 서지가 발생되면 도통해서 외부 전원 라인(102)과 내부 전원 라인(106)을 전기적으로 접속시키는 고전압 도통 기구(110)를 마련한다. 접지 라인과 외부 전원 라인이 서로 평행하게 배치되어 있지 않은 경우에도, 장거리에 걸쳐서 폭이 넓은 필드 트랜지스터 또는 절연 게이트형 전계 효과 트랜지스터로 구성되는 고전압 도통 기구를 형성할 수 있다.

Description

반도체 장치의 입력 보호 회로

본 발명은 외부로부터 반도체 장치의 전원 입력 단자 및 신호 입출력 단자에 인가되는 과도적 고전압 서지(surge)로부터 내부 회로를 보호하는 입력 보호 회로에 관한 것으로, 특히 반도체 집적 회로의 전원 입력 단자에 인가되는 고전압 서지로부터 내부 회로를 보호하기 위한 구성에 관한 것이다.

제26a도 및 제26b도는 각각, 다이나믹 랜덤 액세스 메모리와 같은 종래의 반도체 장치의 전원 입력부의 레이아웃 및 단면 구조를 도시한 도면이다. 제26a도에 있어서, 외부 핀 단자(도시하지 않음)를 거쳐서 외부로부터 전원 전압 Vcc가, 예를 들면, 알루미늄(Aℓ)으로 형성되는 전원 입력 패드(1)에 인가된다. 이 전원 입력 패드(1)에 비교적 폭이 넓은 전원 라인(2)(예를 들면, 알루미늄으로 구성됨)이 접속되어, 외부로부터 인가되는 전원 전위 Vcc를 내부 회로에 전달한다. 비교적 폭이 넓은, 접지 전원 GND를 전달하기 위한 접지 라인(3)(예를 들면, 알루미늄으로 구성됨)이 전원 라인(2)과 평행하게 마련된다. 접지 라인(3)은 접지 전위 입력 패드(도시하지 않음)에 접속된다.

전원 라인(2) 및 접지 라인(3)이 서로 인접하게 배치되는 영역에 있어서, 고농도 불순물 영역으로 형성되는 필드 영역(4, 5)이 이들 전원 라인(2) 및 접지 라인(3) 아래에 형성된다. 이 필드 영역(4, 5)은 콘택트 홀(또는 비아 홀(4a, 5a)을 거쳐서 각각 라인 (2, 3)에 접속된다. 제276a도에 있어서는 필드 영역(4, 5)이 N형 불순물 영역으로 구성되는 것으로 나타나 있다.

제26b도에 있어서 필드 영역(4, 5)은 P형 반도체 기판(6)의 표면 상에 서로 간격을 두고 형성된다. 필드 영역(4)과 필드 영역(5) 사이에는 소자 분리용 필드 절연막(7a)이 형성된다. 필드 절연막(7a)은 통상 LOCOS(Local Oxidation of Silicon) 막으로 형성된다. 필드 영역(4, 5)의 바깥쪽에 다른 영역과 분리하기 위한 LOCOS 분리 산화막(7b)이 형성된다.

필드 영역(4, 5)과 필드 절연막(7a)은, 통상 필드 트랜지스터라 칭해지는 소자를 구성한다. 필드 절연막(7a) 상에 게이트 전극층이 형성되고, 이 게이트 전극층이 필드 영역(5)에 전기적으로 접속될 수도 있다. 필드 영역(4)은 노드(4b)를 통해 외부로부터 인가되는 전원 전위 Vcc를 공급받도록 접속되고, 필드 영역(5)은 노드(5b)를 통해 접지 전원 GND를 공급받도록 접속된다. 노드(4b)는 제26a도에 도시한 전원 라인(2) 또는 전원 입력 패드(1)중 어느 한 쪽의 노드이다. 노드(4b)는 외부 전원 단자일 수도 있다. 마찬가지로, 접지 전위 GND를 공급받는 노드(5b)는 접지 라인(93) 상의 임의의 노드, 또는 접지 입력 패드, 또는 외부 접지 입력 단자이다.

필드 영역(4, 5)과 필드 절연막(7a)은 전원 입력 패드(1) 또는 노드(4b)에 인가되는 과도적 고전압 서지에 대한 입력 보호 회로를 형성한다. 이하, 이 입력 보호 회로의 동작에 대해서 간단히 설명한다.

전원 입력 패드(1) 또는 노드(4b) 상에 과도적 고전압 서지가 인가된 경우, 필드 영역(4)의 전위가 높아지고, 필드 영역(4)과 기판(6) 사이의 접합면에 역바이어스가 인가된다. 이 필드 영역(4)에 인가되는 고전압에 의해 공핍층이 확장되고, 필드 영역(4), 기판(6) 및 필드 영역(5)을 각각 커넥터, 베이스 및 에미터로 하는 npn구조의 횡형 기생 바이폴라 트랜지스터(lateral parasitic bipolar transistor)가 펀치스록 현상을 일으켜서 도통한다. 이에 따라, 전원 입력 패드(1) 또는 노드(4b)에 인가된 고전압 서지가 필드 영역(4), 기판 영역(6) 및 필드 영역(5)을 거쳐서 노드(5b)로 전달되고, 그 후 노드(5b)로부터 접지 라인(3)으로 전달되어 고전압 서지가 흡수된다. 이 기생 바이폴라 트랜지스터가 도통되면, 필드 영역(4)과 기판(6) 사이의 접합에 항복 현상(breakdown)이 발생하여, 필드 영역(4)으로부터 기판(6)으로 전류가 흘러 노드(4b) 또는 전원 입력 패드(1)에 인가된 고전압 서지가 기판(6)을 거쳐서 흡수된다(여기에서 기판(6)은 접지 전위 또는 부(negative)의 전압 Vbb와 같은 소정의 전위 레벨로 바이어스되어 있다).

상술한 바와 같이, 전원 입력 패드에 이러한 입력 보호 회로를 제공함으로써, 이 전원 입력 패드(1)에 인가되는 전원 전위 Vcc를 사용하는 회로에 고전압이 인가되는 것을 방지하여서, 전원 전압 Vcc를 사용하는 내부 회로의 파괴를 방지할 수 있게 된다.

과도적 고전압 서지가 인가될 때, 고속으로 이 고전압 서지를 흡수해야 한다. 이 전원 라인(2)으로부터 접지 라인(3)으로 고속으로 고전압 서지를 방전시키기 위해서는, 필드 트랜지스터의 채널폭(제26a도에 있어서의 필드 영역(4) 및 (5)가 서로 대향하고 있는 부분의 길이)를 충분히 크게 해야 한다. 따라서, 입력 보호 회로에 대해 큰 레이아웃 면적이 필요하다. 이 필드 트랜지스터는, 전원 라인(2) 및 접지 라인(3)이 서로 인접하고 또한 대향해서 배치되는 부분을 이용해서 형성된다. 그러나, 일반적으로 전원 라인(2) 및 접지 라인(3)이 서로 대향하고 또한 인접하게 배치되는 전술한 바와 같은 영역을 확보하는 것이 곤란하다. 특히 고집적화된 반도체 집적 회로에 있어서는 이러한 영역을 확보하는 것이 곤란해서, 필드 트랜지스터의 채널폭을 충분히 크게 할 수 없어 충분한 서지 흡수력을 갖는 회로를 마련하는 것이 곤란하게 된다는 문제가 발생한다.

최근의 반도체 기억 장치에 있어서는 제27도에 도시한 바와 같이, 전원 입력 패드(1)에 인가되는 외부 전원 전원 전위 Vcc를 내부 강압 회로(8)에 의해 강압시켜, 내부 전원 전위 Vint를 생성하는데, 이 Vint는 내부 전원 라인(9) 상으로 전달된다.

내부 전원 라인(9) 상의 내부 전원 전위 Vint를 사용해서 내부 회로를 동작시킨다. 이는, 반도체 기억 장치의 저소비 전력화 및 고속 동작화를 도모하고, 또한 외부 장치의 동작 전원 전위와의 호환성을 제공하여 종래의 반도체 기억 장치와의 호환성을 유지하기 위한 것이다.

또, 제28도를 참조하면, 내부 회로의 동작을 안정화하기 위해, 반도체 기억 장치의 회로 부분을 그룹으로 나누고, 각 그룹에 대해 전원 입력 패드를 각각 개별적으로 마련한다.

제28도에 있어서, 반도체 기억 장치(다이나믹 랜덤 엑세스 메모리)는, 전원 라인(2a)을 통해, 외부로부터 전원 입력 패드(1a)에 인가되는 전원 전위 Vcc를 공급받는 내부 회로(11)와, 전원 라인(2b)을 통해 외부로부터 전원 입력 패드(1b)에 인가되는 전원 전위 Vcc를 공급받으며 도시하지 않은 경로를 통해 인가되는 내부 데이타로부터 외부 리드 데이타(external read data)를 생성해서 이 리드 데이타 Q를 데이타 출력 패드(13)로 출력하는 데이타 출력 회로(12)를 포함한다.

데이타 출력 회로(12)는, 데이타 출력 패드(13)에 접속되는 외부 회로 및 외부 배선 등의 큰 부하를 고속으로 구동시키기 위해, 큰 전류 구동력을 필요로 하게 되어, 더 큰 전류를 소비한다. 데이타 출력 회로(12)의 데이타 출력 동작에 의해 유발되는 전원 전위 Vcc(VQcc)의 변동이 내부 회로(11)의 동작에 영향을 미치지 않도록 하기 위해 전원 입력 패드(1a, 1b)가 개별적으로 마련된다.

이 제27도 및 제28도에 도시한 바와 같은 구성의 경우, 각각 필요로 되는 회로 근처에 전원 입력 패드(1, 1a, 1b)가 마련되고, 따라서 외부 전원 전위 Vcc 및 VQcc를 전달하는 전원 라인(2, 2a, 2b)도 길이가 짧아진다. 또 1개의 전원 입력 패드로부터, 반도체 기억 장치(10) 내부의 회로 전체에 전원 전위 Vcc를 공급하는 구성에 비해, 하나의 패드와 연관되는 회로는 수적으로 제한되어 있어서, 전원 라인(2, 2a, 2b)도 더 작게 형성된다. 따라서, 전원 라인(2, 2a, 2b)의 라인 부유 용량(line stray capacitances)도 작게 된다.

고전압 서지가 입력되는 경우, 그 서지가 인가되는 기간은 비교적 짧으며, 그 단시간 내에 대량의 전하가 공급된다. 이러한 전원 라인(2, 2a, 2b)의 라인 부유 용량이 작은 경우에 소정량의 전하기 서지로서 공급되면, 부유 용량 C의 값이 작아지고, Q의 값이 일정하기 때문에, V=Q/C의 관계에 따라 라인에 큰 전압 v가 인가되면, 이에 따라 전원 라인(2, 2a, 2b)이 파괴되어 서지 내성이 약해진다는 문제가 발생한다.

또, 제27도 및 제28도에 도시한 바와 같이, 전원 라인(2, 2a, 2b)의 길이가 짧게 형성되므로, 제26도에 도시한 바와 같은 필드 트랜지스터를 배치하는 영역도 이에 따라 좁아져서 충분한 레이아웃 면적을 갖는 필드 트랜지스터 또는 입력 보호 회로를 배치할 수 없게 된다는 문제가 발생한다. 이 입력 보호 회로의 레이아웃 면적이 작게 되는 경우, 이 채널폭이 작아져서 대전류를 구동시킬 수 없으며 고속으로 고전압 서지를 방전할 수 없다. 따라서, 제26b도에 도시한 필드 영역(4)과 기판(6) 사이의 접합면에 큰 역바이어스 전압이 인가되어 이 접합이 파괴되어서 서지 내성이 저하한다는 문제가 있었다.

본 발명의 목적은 칩 사이즈를 증가시키지 않고 외부 단자, 특히 전원 입력 단자의 서지 내성을 현저하게 개선시킬 수 있는 입력 보호 회로를 제공하는 것이다.

제1도는 본 발명의 실시예 1에 따른 반도체 장치의 전체 구성을 개략적으로 도시한 도면.

제2도는 제1도에 도시한 내부 강압 회로의 구성의 일례를 도시한 도면.

제3a도는 제1도에 도시한 고전압 도통 기구의 평면 레이아웃을 도시한 도면이고, 제3b도는 제3a도의 라인 A-A'에 따른 단면 구조를 개략적으로 도시한 도면.

제4a도는 실시예 2에 따른 평면 레이아웃을 도시한 도면이고, 제4b도는 제4a도의 라인 A-A'에 따른 단면 구조를 개략적으로 도시한 도면.

제5도는 본 발명의 실시예 2의 변경예 1의 구성을 도시한 도면.

제6도는 본 발명의 실시예 2의 변경예 2의 구성을 도시한 도면.

제7a도는 본 발명의 실시예 3의 입력 보호 회로의 평면 레이아웃을 도시한 도면이고, 제7b도는 제7a도의 라인 A-A'에 따른 단면 구조를 개략적으로 도시한 도면.

제8도는 본 발명의 실시예 3의 변경예 1의 구성을 개략적으로 도시한 도면.

제9도는 본 발명의 실시예 3의 변경예 2의 구성을 개략적으로 도시한 도면.

제10도는 본 발명의 실시예 3의 변경예 3의 구성을 개략적으로 도시한 도면.

제11a도는 본 발명의 실시예 4에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면이고, 제11b도는 제11a도에 도시한 배치에 있어서의 전원 라인의 레이아웃을 도시한 도면.

제12도는 본 발명의 실시예 3에 따른 입력 보호 회로의 구성을 구체적으로 도시한 도면.

제13a도 및 제13b도는 제12도에 도시한 고전압 도통 기구의 평면 레이아웃 및 단면 구조를 각각 개략적으로 도시한 도면.

제14도는 본 발명의 실시예 3의 변경예의 구성을 도시한 도면.

제15a도는 본 발명의 실시예 4에 따른 입력 보호 회로의 평면 레이아웃을 도시한 도면이고, 제15b도는 제15a도의 라인 A-A'에 따른 단면 구조를 개략적으로 도시한 도면.

제16도는 본 발명의 실시예 5의 변경예의 구성을 개략적으로 도시한 도면.

제17a도는 본 발명의 실시예 6에 따른 입력 보호 회로의 평면 레이아웃을 개략적으로 도시한 도면이고, 제17b도는 제17a도의 라인 A-A'에 따른 단면 구조를 개략적으로 도시한 도면.

제18도는 본 발명의 실시예 6의 변경예의 구성을 개략적으로 도시한 도면.

제19a도는 본 발명의 실시예 7에 따른 입력 보호 회로의 평면 레이아웃을 도시한 도면이고, 제19b도는 제19a도의 라인 B-B'에 따른 단면 구조를 개략적으로 도시한 도면.

제20도는 본 발명의 실시예 7의 변경예 1의 구성을 개략적으로 도시한 도면.

제21a도는 본 발명의 실시예 7의 변경예 1의 구성을 개략적으로 도시한 도면.

제21b도는 제21a도의 라인 B-B'에 따른 단면 구조를 개략적으로 도시한 도면.

제22도는 본 발명의 실시예 7의 변경예 2의 구성을 개략적으로 도시한 도면.

제23a도는 본 발명의 실시예 8에 따른 입력 보호 회로의 칩 레이아웃을 도시한 도면.

제23b도는 제23a도의 라인 A-A'에 따른 단면 구조를 도시한 도면.

제23c도는 라인 B-B'에 따른 단면 구조를 개략적으로 도시한 도면.

제24a도는 본 발명의 실시예 9에 따른 입력 보호 회로의 평면 레이아웃을 도시한 도면.

제24b도는 제24a도의 라인 A-A'에 따른 단면 구조를 개략적으로 도시한 도면.

제25도는 제24도에 도시된 불순물 영역이 형성되는 회로의 구체예를 도시한 도면.

제26a도는 종래의 입력 보호 회로의 평면 레이아웃을 도시한 도면.

제26b도는 제26a도의 라인 A-A'에 따른 단면 구조를 개략적으로 도시한 도면.

제27도는 종래의 외부 전원 라인과 내부 전원 라인의 레이아웃을 개략적으로 도시한 도면.

제28도는 종래의 반도체 기억 장치에 있어서의 전원 라인의 레이아웃을 개략적으로 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

100 : 반도체 장치 101a : 전원 입력 패드

105 : 내부 강압 회로 106 : 내부 전원 라인

110 : 고전압 도통 기구 120, 122 : 필드 영역

요약하면, 본 발명에 따른 입력 보호 회로는, 외부 전원 단자와 내부의 고정 전윈 공급원 사이에 고전압 도통 기구를 구비하는데, 이 고전압 도통 기구는 고전압이 인가될 때 도통하여 외부 단자와 고정 전위 공급원을 전기적으로 결합시킨다. 본 발명의 구체적 실현예는 여러 가지 존재하지만, 대표적인 구성을 이하에 기술한다.

본 발명의 제1 관점에 따른 입력 보호 회로는, 외부로부터 인가되는 전원 전위를 공급받아서 이를 내부로 공급하는 외부 전원 노드와, 이 외부 전원 노드로부터 공급되는 외부 전원 전위를 변환해서 내부 전원 노드 상에 내부 전원 전위를 발생시키는 내부 전원 전위 발생 회로와, 외부 전원 노드에 결합되는 제 1 노드와, 내부 전원 노드에 결합되는 제 2 노드를 포함하며, 외부 전원 전위의 통상시의 전압보다 높은 전압이 제 1 노드로 인가되면 도통해서 제 1 및 제 2 노드를 전기적으로 상호 접속시키는 고전압 도통 기구를 구비한다.

본 발명의 제2 관점에 따른 입력 보호 회로는, 외부로부터 전원 전위가 각각 인가되는 다수의 외부 전원 패드와, 이들 다수의 외부 전원 패드중 제1 패드에 결합되는 제 1 노드와, 이들 다수의 외부 전원 패드중, 제 1 패드와는 다른 제 2 패드에 결합되는 제 2 노드를 포함하며, 외부 전원 전위의 통상시의 전압 레벨보다 높은 전압이 제 1 노드로 인가되면 도통해서 제 1 및 제 2 노드를 전기적으로 상호 접속시키는 고전압 도통 기구를 구비한다.

본 발명의 제 3 관점에 따른 입력 보호 회로는, 외부 전원 전위가 공급되는 외부 전원 패드와, 이 외부 전원 패드에 결합되는 제 1 노드와, 반도체 기판에 접속되는 제 2 노드를 포함하며, 외부 전원 전위의 통상시의 전위보다 높은 전위가 제 1 노드에 인가되면 도통해서 제 1 및 제 2 노드를 전기적으로 상호접속시키는 고전압 도통 기구를 구비한다.

본 발명의 제 4 관점에 따른 입력 보호 회로는, 제 1 노드에 접속되고 또한 외부 전원 전위를 사용하는 회로 소자가 형성되는 제 1 기판 영역과, 평면 레이아웃에서 이 기판 영역과 인접하고 또한 간격을 두고 배치되는 제 2 노드에 접속되는 불순물 영역을 구비한다.

본 발명의 제 5 관점에 따른 입력 보호 회로는, 외부로부터 인가되는 전원 전위를 공급받아 이를 내부로 전달하는 외부 전원 패드와, 이 외부 전원 패드에 결합되는 제 1 노드와, 제 2 노드를 포함하며, 외부 전원 전위의 통상시의 전압보다 높은 전압이 제 1 노드에 인가되면 도통해서 제 1 및 제 2 노드를 전기적으로 상호 접속시키는 고전압 도통 기구를 구비한다. 제 2 노드는, 반도체 장치가 형성되는 반도체 칩을 구성하고 접지 전위와는 다른 전위로 바이어스되는 반도체 기판에 접속된다.

본 발명의 제 6 관점에 따른 입력 보호 회로는, 외부로부터 인가되는 전원 전위를 공급받는 외부 전원 패드와, 반도체 장치가 형성되는 반도체 칩 외주를 따라서 이 칩 상에 배치되고 또한 이 반도체 칩을 구성하는 반도체 기판에 전기적으로 접속되는 도전 라인과, 외부 전원 패드와 도전 라인 사이에 배치되고 외부 전원 전위의 통상시의 전위 레벨보다 높은 전위 레벨이 외부 전원 패드로 인가되면 도통 해서 외부 전원 패드와 도전 라인을 전기적으로 상호접속시키는 고전압 도통 기구를 구비한다.

외부 전원 전위가 인가되는 노드에 대해서, 이 외부 전원 라인 근방에 평행하게 배치되고 고정 전위가 공급되는 도전 라인을 제공한다. 종래와는 달리 전원 라인과 접지 라인이 서로 평행하게 마련되는 부분에만 입력 보호 회로를 마련할 필요가 없어서 필요한 면적을 용이하게 확보할 수 있고, 이에 따라 서지 내성이 우수한 입력 보호 회로를 구현할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익들을 첨부 도면을 참조로 설명하는 이하의 상세한 설명으로부터 더욱 명백해질 것이다.

이하, 본 발명의 구성에 대해서 도면을 참조로 설명한다.

[실시예 1]

제1도는 본 발명의 실시예 1에 따른 반도체 장치의 전체 구성을 개략적으로 도시한 도면이다. 제1도에 있어서, 반도체 장치(100)는 외부로부터 인가되는 외부 전원 전위 Vcc를 외부 전원 단자(101)를 통해 공급받아서 내부로 전달하는 외부 전원 라인(102)과, 외부로부터 인가되는 접지 전원 GND를 외부 접지 단자(103)를 통해 공급받아서 내부로 전달하는 접지 라인(104)과, 외부 전원 라인(102) 및 접지 라인(104) 상의 전위를 양 동작 전원 전위로 하여서 동작시키고 그 외부 전원 라인(102) 상의 외부 전원 전위 Vcc를 변환해서 내부 전원 라인(106) 상에 내부 전원 전위 Vint를 발생시키는 내부 강압 회로(105)와, 내부 전원 라인(106) 상의 내부 전원 전위 Vint와 접지 라인(104) 상의 접지 전위 GND를 양 동작 전원 전위로 하여서 동작해서 소정의 기능을 구현하는 내부 전원 사용 회로(107)와, 외부 전원 라인(102)상의 외부 전원 전위 Vcc와 접지 라인(104) 상의 접지 라인 GND를 양 동작 전원 전위로 하여서 동작시키고 내부 전원 사용 회로(107)와 장치외부(외부 단자(109)) 사이에서 신호의 입출력을 실행하는 외부 전원 사용 회로(186)를 포함한다.

외부 전원 사용 회로(108)는 이 반도체 장치(100)가 반도체 기억 장치인 경우, 데이타의 입출력을 행하는 데이타 입출력 회로와, 제어 신호 및 어드레스 신호를 입력하는 입력 버퍼 회로를 포함한다. 이들 데이타 입출력 회로 및 입력 버퍼 회로의 장치 외부와의 인터페이스로서 기능하는 부분이 외부 전원 전위 Vcc를 사용한다. 내부 전원 사용 회로(107)는, 이 반도체 장치(100)가 반도체 기억 장치인 경우, 메모리 셀 어레이를 구동하는 회로 부분을 포함한다. 메모리 셀 어레이의 주변에 마련되는 주변 회로(디코더 등)가 내부 전원 전위를 사용할지 또는 외부 전원 전위를 사용할지는 이 적용되는 반도체 기억 장치의 구성에 의해 결정된다.

반도체 장치(100)는 또 외부 전원 라인(102)과 내부 전원 라인(106) 사이에 배치되는 고전압 도통 기구(110)를 포함한다. 고전압 도통 기구(110)는, 외부 전원 라인(102)에 결합되는 한쪽 도통 노드(제1노드)와, 내부 전원 라인(106)에 결합되는 다른쪽 도통 노드(제2노드)를 가지며, 외부 전원 라인(102)에 고전압 서지가 인가되면 도통하여, 외부 전원 라인(102)과 내부 전원 라인(106)을 전기적으로 접속시킨다. 외부 전원 라인(102)과 내부 전원 라인(106)은 통상 제1도에 도시한 바와 같이 장거리에 걸쳐서 서로 평행하게 배치된다(전원 라인 레이아웃의 용이화를 위해).

따라서, 접지 라인(104)과 외부 전원 라인(102)이 서로 간격을 두고 배치되어 이들 라인이 서로 평행하게 배치되는 영역을 확보할 수 없는 경우에 있어서도 고전압 도통 기구(110)는 충분한 레이아웃 면적을 가질 수 있다. 외부 전원 라인(102)에 과도적 고전압 서지가 인가되고 이 고전압 서지가 내부 전원 라인(106)으로 방전되어도, 내부 전원 라인(106) 그 자체의 큰 부유 용량 및 내부 전원 사용 회로(107)의 기생 용량이 존재하기 때문에, 충분히 이 과도적 고전압 서지를 흡수할 수 있다.

제2도는 제1도에 도시한 내부 강압 회로(105)의 상세한 구성을 도시한 도면이다. 제2도에 있어서 내부 강압 회로(105)는, 내부 전원 라인(105) 상의 내부 전원 전위 Vint와 예를 들어 2.5V인 기준 전윈 Vref를 비교하는 비교기(105a)와, 외부 전원 라인(102)과 내부 전원 라인(106) 사이에 접속되고 또한 그 게이트에서 비교기(105a)의 출력신호를 받는 p채널 MOS 트랜지스터(절연 게이트형 전체 효과 트랜지스터)로 구성되는 구동 트랜지스터(105b)를 포함한다. 비교기(105a)는, 내부 전원 라인(106) 상의 내부 전원 전위 Vint가 기준 전위 Vref보다 높을 때에는 H(하이) 레벨 신호를 출력하여 구동 트랜지스터(105b)를 오프 상태로 하고, 한편 내부 전원 전위 Vint가 기준 전위 Vfef보다 낮은 경우에는 L(로우) 레벨 신호를 출력하여 구동 트랜지스터(105b)의 콘덕턴스를 증가시킨다. 이에 따라 구동 트랜지스터( 105b)는 외부 전원 라인(102)으로부터 내부 전원 라인(106)으로 전류를 공급해서 내부 전원 전위 Vint의 전위 레벨을 상승시킨다. 따라서, 내부 전원 전위 Vint는 기준 전위 Vref와 동일한 전위 레벨로 유지된다. 이 기준 전위 Vref는 통상 외부 전원 전위 Vcc에서 생성된다.

외부 전원 전위 Vcc의 통상의 전윈 레벨(예를 들면 3.3V)보다 높은 전압 레벨의 과도적 고전압 서지(펄스 형상의 고전압 노이즈로서 KV 오더(order)를 갖는다)가 외부 전원 라인(102)에 인가되면, 고전압 도통 기구(110)가 도통하여 외부 전원 라인(102)과 내부 전원 라인(106)을 전기적으로 접속시킨다. 내부 전원 라인(106)에는 내부 전원 사용 회로(107) 등에 의해 인가되는 부유 용량 Cp가 존재하여서, 이 과도적 고전압 서지에 의해 인가되는 전하 q가 부유 용량 Cp에 의해 흡수 된다. 부유 용량 Cp는 충분한 크기를 갖고 있으므로, 내부 전원 라인(106) 상의 내부 전원 전위 Vint의 전위 레벨에 어떠한 영향도 미치지 않고 이 고전압 서지를 흡수할 수 있다. 따라서, 제1도에 도시한 내부 전원 사용 회로(107) 및 외부 전원 사용 회로(108)가 이 과도적 고전압 서지에 의해 파괴되는 것을 방지할 수 있다.

제3a도 및 제3b도는 제1도 및 제2도에 도시한 고전압 도통 기구의 구성을 보다 상세하게 도시한 도면이다. 제3a도에 있어서 외부 전원 라인(102)은, 예를 들면 알루미늄(Aℓ)으로 구성되고, 예를 들면 알루미늄 배선층으로 형성되는 도전층(102a)을 거쳐서 제1도에 도시한 외부 전원 단자(101)에 접속되는 전원 입력 패드(101a)에 접속되며, 전원 입력 패드(101a)로부터 외부 전원 전위 Vcc를 공급받아서 이를 내부로 전달한다. 예를 들어 알루미늄으로 형성되는 내부 전원 라인(106)이 외부 전원 라인(102)과 평행하게 배치된다.

고전압 도통 기구(110)는, 콘택트 홀(또는 비아 홀(via hole))(120a)을 거쳐서 외부 전원 라인(102)에 전기적으로 접속되는 필드 영역(120)과, 콘택트 홀(또는 비아 홀)(122a)을 거쳐서 내부 전원 라인(106)에 전기적으로 접속되는 필드 영역( 122)을 포함한다. 필드 영역(120, 122)은 서로 평행하게 간격을 두고 배치된다. 이 필드 영역(120, 122)의 간격은 약 3㎛ 이하로 형성되어 고전압 인가시 펀치스루가 발생하여 이들 필드 영역(120, 122)이 전기적으로 접속되기 쉽게 한다.

제3b도는 제3a도에 도시한 라인 A-A'에 따른 단면 구조를 도시한 도면이다. 제3b도에 있어서 필드 영역(120, 122)은 p형 반도체 기판(122)의 표면 상에 서로 간격을 두고 형성되는 고농도 n형 불순물 영역으로 형성된다. 필드 영역(120)은 제 1 노드(121)를 거쳐서 전원 입력 패드(101a)에 인가되는 외부 전원 전원 Vcc를 공급받는다. 필드 영역(122)은 제2노드(123)를 거쳐서 내부 전원 전위 Vint를 공급받도록 접속된다. 제1 및 제2노드(121, 123)는 각각 전원 라인(102, 106) 상의 노드를 나타낸다.

필드 영역(120, 122) 사이의 반도체 기판(112) 표면 상에 예를 들면 열산화 법을 통해 필드 절연막(124)이 형성된다. 필드 절연막(124) 상에 게이트 전극층이 형성될 수도 있다. 필드 영역(120, 122)의 외부에 LOCOS 산화막(126a, 126b)이 형성된다. 필드 영역(120), 반도체 기판(112) 및 필드 영역(122)에 의해 횡형 npn 기생 바이폴라 트랜지스터가 구성된다. 과도적 고전압 서지가 제 1 노드(121)에 인가되어 그 전압 레벨이 상승하면, 필드 영역(120)의 전위가 상승해서 공핍층이 확장되고 필드 영역(120, 122)이 전기적으로 도통하는 소위 펀치스루 현상에 발생한다. 따라서, 제 1 노드에 발생한 고전압 서지가, 필드 영역(122)을 거쳐서 제 2 노드(123)로 전달되어 내부 전원 라인(106)에 의해 흡수된다. 과도적 고전압 서지가 높을 경우에는 필드 영역(120)과 p형 반도체 기판(112) 사이에 형성되는 n+/p 접합에 항복 현상이 발생하고, 필드 영역(120)으로부터 반도체 기판(112)으로 전하가 공급되어 이 반도체 기판(112)에 의해 흡수된다. 여기에서, 반도체 기판(112)은 예를 들면 접지 전위 GND 또는 부전위 Vbb와 같은 소정의 전위 레벨로 바이어스된다(도시하지 않음).

제3a도에 도시한 바와 같이 외부 전원 라인(102)과 내부 전원 라인(106)은 장거리에 걸쳐서 서로 인접하게 배치된다. 따라서 필드 영역(120, 122)도 장거리에 걸쳐서 충분한 폭을 가지고 서로 인접하게 또한 대향해서 배치할 수 있으며, 따라서 필드 영역(120)으로부터 필드 영역(122)으로 큰 전류(전하량)를 고속으로 흐르게 할 수 있어서, 과도적 고전압 서지를 안정하게 흡수할 수 있다. 외부 전원 라인(102)도 장거리에 걸쳐서 연장되기 때문에, 그 기생 용량도 크며, 따라서 과도적 고전압 서지가 인가되어도 이 전하를 흡수해서 전압 레벨(V=q/C)의 상승을 억제할 수 있으며, 이에 따라 외부 전원 라인(102)의 서지 내성을 개선할 수 있다. 이는 내부 전원 라인(106)에 있어서도 마찬가지이다. 또한, 필드 영역(120)도 그의 폭을 충분히 크게 취할 수 있어서 충분한 접합 용량을 가지며, 이에 따라 과도적 고전압 서지가 인가되어도 필드 영역(120)의 전압 레벨의 상승을 억제할 수 있다. 따라서, 필드 영역(120)과 반도체 기판(112) 사이에 형성되는 접합이 서지 인가시 파괴되는 것을 방지할 수 있어 서지 내성이 향상된다.

또한, 실시예 1에 있어서 외부 전원 라인(102)과 접지 라인(104)이 서로 인접하고 또한 평행하게 배치되는 영역 내에, 종래와 유사한 입력 보호 회로를 부가적으로 마련하여도 좋다.

이상과 같이, 본 발명의 실시예 1에 따르면, 외부 전원 라인에 과도적 고전압이 인가되면 외부 전원 라인과 내부 전원 라인이 전기적으로 접속되도록 구성한다. 외부 전원 라인 및 내부 전원 라인을 장거리에 걸쳐 서로 평행하게 배열하고, 충분한 폭을 갖는 필드 영역을 용이하게 형성할 수 있어서, 서지 내성이 우수하고 또한 확실하게 과도적 고전압 서지를 흡수할 수 있는 입력 보호 회로를 얻을 수 있다.

[실시예 2]

제4a도 및 제4b도는 본 발명의 실시예 2에 따른 입력 보호 회로 부분의 평면 레이아웃 및 단면 구조를 도시한 도면이다. 제4a도에 있어서 고전압 도통 기구( 110)는, 외부 전원 라인(102) 아래에 이것과 평행하게 형성되는 필드 영역(120)과, 외부 전원 라인(102)과 평행하고 또한 인접하게 배치되는 내부 전원 라인(106) 아래에 이 내부 전원 라인(106)과 평행하게 형성되는 필드 영역(122)과, 필드 영역( 120, 122) 사이에 예를 들어 제1레벨 폴리실리콘층으로 형성되는 게이트 전극층 (126)을 포함한다. 게이트 전극층(126)은 비아 홀(124a)을 통해 내부 전원 라인(1 06)에 접속된다. 필드 영역(120, 122) 사이의 간격은 약 3㎛ 이하로 되도록 설정된다. 이는 이하의 실시예에 있어서도 마찬가지이다.

필드 영역(120, 122)은 각각 콘택트 홀(또는 비아 홀)(120a, 122a)을 거쳐서 외부 전원 라인(102) 및 내부 전원 라인(106)에 접속된다. 따라서, 게이트 전극층(126)은, 비아 홀(124a), 내부 전원 라인(106), 및 콘택트 홀(122a)을 거쳐서 필드 영역(122)에 전기적으로 접속된다.

제4b도는 제4a도에 도시한 라인 A-A'에 따른 단면 구조를 도시한 도면이다. 제4b도에 있어서, 실시예 1과 마찬가지로 p형 반도체 기판(112) 표면 상의 고농도 n형 불순물 영역에 의해 필드 영역(120, 122)이 서로 간격을 두고 형성된다. 필드 영역(120, 122) 사이의 반도체 기판(112)의 표면 상에 게이트 절연막(도시하지 않음)을 거쳐서 게이트 전극층(126)이 형성된다. 게이트 전극층(126)은 제 2 노드(123)에 접속된다. 이 점을 제외하고는 다른 구성은 실시예 1과 마찬가지이며, 대응하는 부분에는 동일한 참조 번호를 부여한다.

제4a도 및 제4b도에 도시한 구성에 있어서도, 제 1 노드에 과도적 고전압 서지가 발생한 경우, 게이트 전극층(126) 아래의 짧은 채널 영역에 펀치스루가 발생하여 필드 영역(120)과 필드 영역(122)이 전기적으로 접속되고, 고전압 서지는 필드 영역(120) 및 기판 영역(112)을 거쳐서 필드 영역(122)으로 전달되고, 계속해서 제 1 노드(121)을 거쳐서 내부 전원 라인(106)으로 전달되어 여기에서 흡수된다. 제 1 노드(121)에 인가되는 과도적 고전압 서지가 높은 경우, 필드 영역(120)과 반도체 기판(112)에 의해 형성되는 n+/p 접합에 항복 현상이 발생하여, 실시예 1과 마찬가지로 소정 전위 레벨로 바이어스된 반도체 기판(112)에 의해 흡수된다.

제4a도 및 제4b도에 도시한 바와 같이, 짧은 채널의 통상의 MOS 트랜지스터(이것의 게이트 절연막은 비교적 두껍게 해서 그 내압 특성을 유지해야 함)를 고전압 도통 기구로서 사용하더라도, 실시예 1과 마찬가지로 제 1 노드에 발생한 과도적 고전압 서지는, 기생 바이폴라 트랜지스터의 도통(공핍층의 확장에 의한 펀치스루)에 의해 제 2 노드(123)를 거쳐서 내부 전원 라인(106)에 흡수된다. 이 MOS 트랜지스터의 채널폭을 충분히 넓게 확보할 수 있으므로, 서지 내성이 우수하고 또한 고속으로 과도적 고전압 서지를 흡수할 수 있는 입력 보호 회로를 구현할 수 있다.

또한, 필드 영역(120, 122)을 p+형 영역으로 하고, 기판(112)을 n형 기판(V cc 바이어스)으로 하고 또한 게이트를 노드(121)에 접속시켜도 마찬가지의 효과를 얻을 수 있다.

[변경예 1]

제5도는 본 발명의 실시예 2의 제 1 변경예의 구성을 도시한 도면이다. 제5도에 있어서 고전압 도통 기구(110)는, n형 반도체 기판(114)의 표면에 형성되는 저 불순물 농도의 섬 형상 불순물 영역(이하, 웰 영역이라 칭함)(116)과, 웰 영역(126)의 표면에 고농도 n형 불순물 영역으로 형성되는 필드 영역(120)과, 고농도 p형 불순물 영역으로 형성되는 필드 영역(128)과, 필드 영역(120)과 필드 영역(128) 사이에 형성되는 필드 절연막(124)을 포함한다. 필드 영역(120, 128)의 외측에는 LOCOS 산화막(126a, 126b)이 형성된다. 필드 영역(126)은 제1노드(121)에 접속되고, 필드 영역(128)은 제2노드(123)에 접속된다.

제5도에 도시한 구성에 있어서 제1노드에 과도적 고전압 서지가 인가되면, 필드 영역(120)과 웰 영역(116) 사이의 n+/p 접합에 항복 현상이 발생하고, 필드 영역(120)으로부터 웰 영역(116)으로 전류가 흘러 들어가며, 이 웰 영역(116)으로 흘러 들어간 전류는 필드 영역(128)을 거쳐서 제2노드(123)로 전달된다. 제2노드( 123)는 내부 전원 라인(106)에 접속되고, 제1노드(121) 상의 과도적 고전압 서지는 내부 전원 라인(106)에 의해 흡수된다.

이 때, 필드 영역(120), 웰 영역(116) 및 반도체 기판(114)에 의해 종형 npn 기생 바이폴라 트랜지스터가 형성된다. 웰 영역(116)의 전위가 상승하면, 이 기생 바이폴라 트랜지스터가 도통하여, 필드 영역(120)으로부터 웰 영역(116)을 거쳐서 반도체 기판(114)으로 전류가 흐른다. 따라서, 과도적 고전압 서지가 높은 경우에 있어서도 확실하게 이 서지를 흡수할 수 있다. 제5도에 있어서는 이 고전압 도통 기구의 평면 레이아웃을 도시하지 않지만, 필드 영역(120, 128)은 각각 외부 전원 라인 및 내부 전원 라인에 평행하게 충분한 폭을 갖도록 형성된다.

[변경예 2]

제6도는 본 발명의 실시예 2의 변경예 2의 구성을 도시한 도면이다. 제6도에 도시한 구성에 있어서, 필드 영역(120)과 필드 영역(122) 사이의 p형 반도체 기판(112) 표면의 채널 영역(125)에 p형 불순물이 고농도로 주입된다. 채널 영역(125) 상에 충분히 두꺼운 게이트 절연막(도시하지 않음)을 거쳐서 게이트 전극층(136)이 형성되고 이 게이트 전극층(136)은 제1노드(121)에 접속된다.

채널 영역(125) 내에 고농도의 p형 불순물을 이온 주입함으로써 두꺼운 게이트 절연막의 효과에 부가해서 이 MOS 트랜지스터의 임계값 전압이 충분히 높게 된다. 제 1 노드(121)에 과도적 고전압 서지가 발생하고, 제1노드(121)와 제 2 노드(123)의 전위차가 MOS 트랜지스터의 임계값 전압보다 높게 되면, MOS 트랜지스터가 도통하여 제 1 노드(121)에서 제 2 노드(123)로 전류가 흐르고, 제 2 노드(123)를 거쳐서 내부 전원 라인(106)으로 전하가 전달되어 서지가 흡수된다. 제6도에 도시한 바와 같은 충분히 높은 임계값 전압을 갖는 MPOS 트랜지스터를 사용하여도 마찬가지의 효과를 얻을 수 있다.

채널 영역(125) 내에, 도시한 게이트 절연막 대신에 제5도에 도시한 필드 절연막(124)이 형성될 수도 있다. 또한, 제6도에 도시한 구성에 있어서도, 제 1 노드에 과도적 고전압 서지가 발생하고 필드 영역(120)과 반도체 기판(112) 사이의 n+/p 접합에 항복 현상이 발생하면, 필드 영역(120)에서 반도체 기판(112)으로 전류가 흘러, 마찬가지로 서지가 이 반도체 기판(112)에 의해 흡수된다.

이상과 같이, 본 발명의 실시예 2에 따르면, 필드 트랜지스터 대신에, MOS 트랜지스터 또는 n+/p 접합을 사용해서 입력 보호 기구를 구성하고 있으므로, 과도적 고전압 서지 발생시에 MOS 트랜지스터의 펀치스루 현상(기생 바이폴라 트랜지스터의 온(on) 상태) 또는 n/p 접합의 항복 현상에 의해 이 과도적 고전압 서지를 흡수할 수 있어 내부 회로를 확실하게 보호할 수 있다.

[실시예 3]

제7a도는 본 발명의 실시예 3에 따른 입력 보호 회로의 평면 레이아웃을 도시한 도면이고, 제7b도는 제7a도의 라인 A-A'에 따른 단면 구조를 도시한 도면이다.

제7a도에 있어서 고전압 도통 기구는, 도전 라인(102a)을 거쳐서 전원 입력 패드(101a)에 접속되는 외부 전원 라인(102)과, 외부 전원 라인(102)과 평행하고 또한 간격을 두고 배치되어 일정 전위를 전달하는 도전 라인(140)과, 콘택트 홀(142a)을 거쳐서 외부 전원 라인(102)에 접속되는 필드 영역(142)과, 콘택트 홀(144a)을 거쳐서 도전 라인(140)에 접속되는 필드 영역(144)을 포함한다. 필드 영역(142, 144)은 각각 외부 전원 라인(102) 및 도전 라인(140)과 평행하게 그들의 하부에 형성된다.

필드 영역(142, 144)은 각각 충분한 폭을 갖도록 형성된다.

제7b도에 있어서, 필드 영역(142, 144)은 각각 고농도 n형 불순물영역으로 형성된다. 필드 영역(142)은 콘택트 홀(142a)에 형성된 콘택트(142b)를 거쳐서 외부 전원 라인(102)에 접속된다. 이 콘택트와 필드 영역(142)의 접촉부의 하부에, 이 필드 영역(142) 외부에 이와 접해서 저불순물 농도의 n형 불순물 영역(이하, 하부 웰이라 칭함)(145)이 형성된다. 필드 영역(144)은 콘택트 홀(144a)에 형성된 콘택트(144b)를 거쳐서 도전 라인(140)에 접속된다. 필드 영역(144)과 콘택트(144b)의 접촉부 아래의 하부에, 필드 영역(144)의 외부에 이 필드 영역(144)와 접해서 하부 웰(146)이 형성된다. 이들 하부 웰(145, 146)과 필드 영역(142, 144)은, p형 반도체 기판(112) 표면에 형성된다.

도전 라인(140)은 실시예 1 또는 실시예 2의 내부 전원 라인일 수도 있으며, 혹은 다른 계통의 외부 전원 라인이 마련되어 있는 경우 이 다른 계통의 외부 전원 라인일 수도 있다. 선택적으로, 이 도전 라인(140)은 접지 전위를 전달하는 접지 라인일 수도 있다.

외부 전원 라인(102)에 과도적 고전압 서지가 발생한 경우, 콘택트(142b)를 거쳐서 필드 영역(142)에 대전류가 흐른다. 이 대전류에 의해 필드 영역(142)의 전위가 상승하면 필드 영역(142)과 기판(112) 사이에 고전계가 발생한다. 그러나, 하부 웰(145)을 마련하는 것에 의해, 필드 영역(142)과 기판(112) 사이의 불순물 농도의 구배가 완만하게 되어서, 고전계가 발생하기 쉬운 부분에 있어서 이 불순물 농도의 구배에 의해 공핍층이 좁아지는 것을 방지할 수 있고, p/n+ 접합면에 고전계가 인가되는 것을 방지할 수 있어 접합 내압을 개선할 수 있다. 따라서, 서지 인가시에 있어서의 접합 파괴를 방지할 수 있다.

또, 콘택트(142b)에 대전류가 흘러 이 콘택트(142b)를 구성하는 금속이 용융해서 필드 영역(142)으로 확산되어도 이 용융된 금속은 거의 하부 웰(145)로 확산 되어서, 이 용융된 금속에 의한 콘택트(142b)와 기판(112)의 단락(관통)을 방지할 수 있다. 따라서, 서지가 발생될 때의 필드 영역(142)의 접합 파괴를 방지할 수 있어 서지 내성을 향상시킬 수 있다.

또, 서지가 발생되고 필드 영역(142)으로부터 기판(112)을 거쳐서 대전류가 흐를 때, 필드 영역(144)에 대전류가 흐르고, 마찬가지로 고전계가 발생할 가능성이 있다. 그러나, 이 하부 웰(146)을 마련하는 것에 의해, 필드 영역(144) 내에 고전계가 발생하는 것을 억제할 수 있고, 또 대전류에 의해 콘택트(144b)가 용융되어도 그 용융된 금속의 확산을 하부 웰(146) 내에서 정지시킬 수 있어서, 콘택트(144b)와 기판(112)의 단락을 방지할 수 있다.

서지로 인한 갑작스런 전류가 필드 영역(142)으로부터 필드 영역(144)으로 흘러 콘택트(144b) 하부에 고전계가 발생하는 경우, 하부 웰(146)에 의해 고전계가 완화된다.

또한, 이 도전 라인(140)에 대해서도 하부 웰(146)을 제공함으로써 예를 들면 도전 라인(140)이 다른 계통의 동작 전원 배선 또는 접지 라인인 경우, 이 도전 라인(140)에 발생한 과도한 고전압 서지를 안정하게 외부 전원 라인(102)에서 흡수할 수 있고, 이에 따라 외부 전원 라인(102) 및 도전 라인(140)에 과도적 고전압 서지가 발생한 경우에 있어서도, 확실하게 이 서지를 흡수할 수 있다.

[변경예 1]

제8도는 본 발명의 실시예 3의 변경예 1에 대한 구성을 도시한 도면이다. 제8도에 도시한 구성에 있어서, 필드 트랜지스터 대신에 MOS 트랜지스터가 사용된다. 보다 구체적으로 설명하면, 필드 영역(142)과 필드 영역(144) 사이의 반도체 기판(112)의 표면에 게이트 절연막(도시하지 않음)을 거쳐서 게이트 전극층(147)이 형성된다. 이 게이트 전극충(147)은 도전 라인(140)에 접속된다. 이 점을 제외하고는 다른 구성은 제7b도에 도시한 구성과 동일하고, 대응하는 부분에는 동일한 참조번호를 부여한다.

제8도에 도시한 구성에 있어서는, 외부 전원 배선(102)에 있어서 과도적 고전압 서지가 발생한 경우, 대전류가 콘택트 홀(142b)을 거쳐서 흘러도 이 콘택트(142b)의 용융된 금속의 반도체 기판(112)으로의 확산을 방지할 수 있고, 또 이 필드 영역(142)의 접합 계면에서의 전계 집중을 완화시킬 수 있어 접합 파괴를 방지할 수 있다. 따라서, 이 제8도에 도시한 구성에 있어서도 제7b도에 도시한 구성과 마찬가지로 안정하게 서지를 흡수할 수 있다.

이 제8도에 도시한 구성에 있어서 하부 웰(145)은 게이트 전극층(147) 하부에 까지 형성되어 소위 LDD(Lightly doped drain) 구조와 유사한 구성으로 해도 좋다. 이것은 필드 영역(142)에 있어서도 마찬가지이다.

[변경예 2]

제9도는 본 발명의 실시예 3의 변경예 2에 대한 구성을 도시한 도면이다. 제9도에 도시한 구성에 있어서, n형 반도체 기판(114) 표면에 저불순물 농도의 n형 웰 영역(116)이 형성된다. 고농도 n형 불순물 영역으로 형성되는 필드 영역(142)과 고농도 p형 불순물 영역으로 형성되는 필드 영역(149)이 이 P형 웰 영역(116) 표면에 간격을 두고 형성된다. 필드 영역(142)은 콘택트(142b)를 거쳐서 외부 전원 라인(102)에 접속되고, 필드 영역(149)은 콘택트(144b)를 거쳐서 도전 라인(140)에 접속된다. 필드 영역(142)과 필드 영역(149) 사이의 웰 영역(116) 표면에 필드 절연막(124)이 형성된다. 이 제9도에 도시한 구성에서는, p/n 접합 다이오드를 사용해서 외부 전원 라인(102)에 발생한 고전압 서지가 도전 라인(140)에 의해 흡수된다.

필드 영역(149)은 웰 영역(116)과 전기적으로 접속되어서, 이 웰 영역(116)과 필드 영역(149) 사이의 접합(p+/p 접합)에 있어서는 고전계가 인가되지 않는다.

따라서, 이 필드 영역(149)에는 하부 웰을 마련하지 않는다. 한편, 필드 영역(142)에 있어서는 이 필드 영역(142)이 n형 불순물 영역으로 형성되어 있으므로, 외부 전원 라인(102)에 고전압 서지가 발생했을 때 n+/p 접합면에 발생하는 고전계 집중이 하부 웰(145)에 의해 완화된다. 또, 이 하부 웰(145)에 의해 콘택트 홀(142b)의 용융된 금속이 웰(116)로 확산되는 것을 방지하여서, 필드 영역(142)으로 금속이 침투하는 것을 방지하게 된다. 이에 따라, 외부 전원 라인(102)에 발생한 과도적 고전압 서지를 안정하게 흡수할 수 있다.

이 제9도에 도시한 구성에 있어서, 하부 웰(145)을 마련하는 것에 의해 하부 웰(145)과 n형 반도체 기판(114) 사이의 간격이 짧아진다. 따라서, 필드 영역(142) 및 하부 웰(145)을 콜렉터로 하고, p웰 영역(116)을 베이스로 하고, n형 반도체 기판(114)을 에미터로 하는 종형 기생 바이폴라 트랜지스터의 베이스 영역의 길이가 짧게 되고, 이 종형 기생 바이폴라 트랜지스터의 전류 증폭율이 높아져서, 필드 영역(142)으로부터 웰 영역(116)으로 전류가 흐를 때 이 기생 바이폴라 트랜지스터가 고속으로 턴 온되어서 웰 영역(116)으로 부터 반도체 기판(114)으로 전류가 흐르게 된다. 이에 따라, 서지를 도전 라인(140) 및 반도체 기판(114) 양자에서 흡수할 수 있어 고속으로 확실하게 과도적 고전압 서지를 흡수할 수 있다.

[변경예 3]

제10도는 본 발명의 실시예 3에 대한 변경예 3의 구성을 도시한 도면이다. 제10도에 있어서, n형 반도체 기판(114)의 표면에 고농도 p형 불순물 영역으로 형성되는 필드 영역(152, 154)이 형성된다. 이 필드 영역(152, 154)은 각각 콘택트(152b, 154b)를 거쳐서 접지 라인(150) 및 도전 라인(140)에 접속된다. 콘택트(152b)와 필드 영역(152)의 접촉부 하부에, 저불순물 농도의 p형 불순물 영역(하부웰)(155)이 형성되고, 또 콘택트(154b)와 필드 영역(154)의 접촉부 하부에, 이 필드 영역(154)과 접해서 하부 웰(156)이 형성된다. 필드 영역(152)와 (154) 사이의 반도체 기판(114)의 표면 상에, 게이트 절연막(도시하지 않음)을 거쳐서 게이트 전극층(157)이 형성된다. 게이트 전극층(157)은 접지 라인(150)에 접속된다. p형 기판(114)은 도전 라인(140)으로 전달되는 전압과 거의 동일한 전압 레벨의 바이어스 전위 Vb로 바이어스된다.

제10도에 도시한 구성의 경우, 접지 라인(150)에 있어서 부의 고전압 서지가 발생한 경우에 필드 영역(152)과 반도체 기판(114) 사이의 접합에 항복 현상이 발생하여 기판(114)으로부터 필드 영역(152), 콘택트(152b)를 거쳐서 접지 라인(150)으로 전류가 흐른다. 이 때, 필드 영역(152)과 필드 영역(154) 사이에 펀치스루 현상이 생겨서(횡형 기생 바이폴라 트랜지스터가 턴 온됨), 도전 라인(140)으로부터 필드 영역(124)을 거쳐서 필드 영역(152)으로 전류가 공급된다. 이에 따라, 접지 라인(150) 상에 발생한 부의 고전압 서지를 흡수할 수 있게 된다.

제10도에 도시한 구성에 있어서도, 대전류가 흘러 큰택트가 용융하더라도 이 용융된 금속이 반도체 기판(114)으로 확산되는 것을 방지할 수 있어서 접합 파괴를 확실하게 방지할 수 있다. 또, 대전류가 흐르기 쉬운 영역, 즉 고전계가 발생하기 쉬운 영역에 하부 웰이 마련되기 때문에, 대전류가 발생하더라도 이 하부 웰에 의해 이 고전계를 완화할 수 있어서, 필드 영역(152, 154)의 접합 파괴를 방지할 수 있다.

또한, 제10도에 도시한 구성에 있어서도, 하부 웰(155, 156)은 게이트 전극층(157) 하부에까지 형서될 수도 있다.

이상과 같이, 이 실시예 3에 따르면, 전원 라인과 콘택트를 거쳐서 접속되는 필드 영역의 콘택트 하부에 저불순물 농도의 웰 영역(불순물 영역)을 마련하기 때문에, 과도적 고전압 서지에 의해 대전류가 발생한 경우에, 이 필드 영역의 접합 파괴를 방지할 수 있어 서지 내성이 높은 입력 보호 회로를 얻을 수 있다.

[실시예 4]

제11a도 및 제11b도는 본 발명의 실시예 4에 따른 반도체 장치의 구성을 개략적으로 도시한 도면이다.

제11a도에 있어서 반도체 장치(200)는, 메모리 셀 어레이 및 그 주변 회로를 포함하는 어레이 내부 회로(210)와, 이 어레이 내부 회로(210)에 의해 처리되는 데이타를 외부와 주고받기 위한 데이타 입출력 회로(215)를 포함한다.

어레이 내부 회로(210)에 대해 전용 외부 전원 단자(201) 및 접지 단자(203)가 마련된다. 데이타 입출력 회로(215)에 대해 전용 외부 전원 단자(202) 및 접지 단자(204)가 마련된다. 외부 전원 단자(202)의 전원 전위에는, 데이타를 입출력 하기 위해 사용된다는것을 나타내기 위해 외부 전원 전위 VccQ라는 부호를 사용한다.

이 어레이 내부 회로(210) 및 데이타 입출력 회로(215)에 대해 전원 배선(전원 라인 및 접지 라인 둘다 포함함)을 개별적으로 마련하기 때문에, 큰 전력을 소비하는 데이타 입출력 회로(215)의 동작시에 있어서의 전원 전위의 변동(전원범프 (power supply bump))의 영향이 어레이 내부 회로(210)의 동작에 미치게 되는 것을 방지하여서, 어레이 내부 회로(210)가 안정하게 동작된다. 또한, 데이타 입출력 회로(215)에 대해서 안정하게 전원 전위 VccQ 및 접지 전위 GND를 공급할 수 있다.

제11b도는 반도체 장치 내의 전원 패드의 배치를 도시한 도면이다. 이 제 11b도에 있어서는 소위 LOC(Lead On Chip) 구조의 패드 배치가 일례로서 도시된다. 외부 전원 전위 Vcc를 공급받는 패드(201a)와, 외부 전원 전위 VccQ를 공급받는 전원 패드(202a)가 서로 인접하여 배치된다. 이 전원 패드(201a)로부터 전원 라인(222)이 연장하고, 어레이 내부 회로(210)에 포함되는 센스 증폭기 및 디코더 등의 어레이 주변 회로(210a)에 전원 전위가 공급된다. 한편 전원 패드(202a)에 대해서 이 전원 라인(222)과 평행하게 전원 라인(224)이 마련되어, 데이타 입출력 회로(215)에 전원 전위 VccQ를 공급한다. 여기에서, 제11b도에 있어서 접지 라인은 도시하지 않는다. 전원 패드(201a)로부터 내부 강압 회로를 거쳐서 전원 라인(222)으로 내부 전원 전위 Vint가 공급될 수도 있으며, 혹은 외부 전원 전위Vcc가 전원 라인(222)에 직접 공급될 수도 있다(내부 강압 회로가 마련되어 있지 않는 경우).

제11b도에 도시한 바와 같이, 이와 같이 전원 라인(222, 224)이 개별적으로 마련되어 있는 경우에도, 장거리에 걸쳐서 이들 전원 라인(222, 224)이 평행하게 배열된다. 따라서, 제12도에 도시한 바와 같이, 이들 전원 라인(222, 224)을 사용해서 충분한 레이아웃 면적을 갖는 입력 보호 회로를 용이하게 형성할 수 있다.

제12도에 있어서, 외부로부터의 전원 전위 VccQ를 데이타 입출력 회로(215)에 전달하는 외부 전원 배선(224)과 전원 라인(222) 사이에 입력 보호 회로(고전압 도통 기구)(225)가 마련된다. 전원 라인(222)은 외부 전원 단자(201)에 전기적으로 결합된다.

제12도에 있어서, 데이타 입출력 회로(215)는 자신의 데이타 출력부에서 외부 전원 전위 VccQ를 받는다. 이는, 데이타 출력부가 고속으로 큰 부하를 구동시키기 위해 대부분의 전류를 소비하기 때문이다. 데이타 입출력 회로(215)는, 내부로부터 판독된 데이타를 증폭하는 인버터 회로(215a)(레벨 변환 기능을 가질 수도 있음)와, 전원 라인(224)과 데이타 출력 단자(215d) 사이에 접속되고 또한 자신의 게이트에서 인버터 회로(215a)로부터의 출력 신호를 받는 n채널 MOS 트랜지스터( 215b)와, 데이타 출력 단자(215d)와 접지 단자(접지 라인, 접지 노드)(204) 사이에 접속되고 또한 자신의 게이트에서 인버터 회로(215a)로부터의 출력 신호를 받는 n채널 MOS 트랜지스터(215c)를 포함한다. 따라서, 데이타 출력 단자(215d)에는, 전원 전위 VccQ 레벨의 데이타 또는 접지 전위 GND 레벨의 데이타가 출력된다. 데이타 출력 단자(215d)에서 나타나는 데이타 신호의 진폭을 외부 전원 전위 VccQ= (=Vcc) 레벨로 함으로써, 외부 장치와의 호환성을 유지한다.

입력 보호 회로(225)는 제12도에 있어서는 기생 npn 바이폴라 트랜지스터로 구성되도록 도시되어 있다. 전원 라인(224)상에 과도적 서지가 발생하면, 입력 보호 회로(225)에 포함되는 바이폴라 트랜지스터가 도통하여, 이 과도적 고전압 서지에 의한 전류(전하)가 전원 라인(222) 상으로 방전되고, 이 전원 라인(222)에 의해 고전압 서지가 흡수된다. 전원 라인(222)에는 많은 회로가 접속되어 있고, 전원 라인(222)은 큰 부유 용량을 갖고 있어서, 이 과도적 고전압 서지에 의해 발생된 전하를 안정하게 흡수할 수 있다.

제13a도 및 제13b도는 제12도에 도시한 입력 보호 회로의 평면 레이아웃 및 단면 구조를 각각 도시한 도면이다. 제13a도에 있어서, 외부 전원 전위 VccQ를 받는 전원 입력 패드(202a)가 도전 라인(224a)을 거쳐서 전원 라인(224)에 접속된다.

이 전원 라인(224)과 인접하여 평행하게 다른 전원 라인(222)이 배치된다. 전원 라인(224) 하부에 이 전원 라인(224)과 평행하게 필드 영역(234)이 형성되고, 전원 라인(222) 하부에 이 전원 라인(222)과 평행하게 필드 영역(232)이 형성된다.

필드 영역(232, 234)은 각각 콘택트 홀(232a, 234a)을 거쳐서 전원 라인 (222, 224)에 각각 접속된다. 전원 라인(222, 224)이 비교적 장거리에 걸쳐서 서로 평행하게 배치되어 있으므로, 필드 영역(232)과 필드 영역(234)의 대향하는 부분의 길이를 충분하게 크게 할 수 있다. 따라서, 상기 실시예 1∼3과 마찬가지로, 서지 내성이 우수하고 또한 고속으로 서지 전류를 흡수할 수 있는 입력 보호 회로를 얻을 수 있다.

제13b도는 제13a도의 라인 A-A'에 따른 단면 구조를 개략적으로 도시한 도면이다. 필드 영역(232)은 고농도 n형 불순물 영역으로 구성되고, 필드 영역(234)은 고농도 n형 불순물 영역으로 구성된다. 이들 필드 영역(232, 234)은 p형 반도체 기판(112) 표면에 형성된다. 필드 영역(232, 234) 사이의 기판(112)의 표면에 필드 절연막(239)이 형성된다. 필드 영역(234)은 제1노드(237)에 접속되고 필드 영역( 232)은 제2노드(238)에 접속된다. 이들 노드(237, 238)에는 각각 전원 전위 VccQ 및 Vcc가 인가된다. 제13a도 및 제13b도에 도시된 입력 보호 회로의 구성은 상기 실시예 1∼3에 대해 도시된 고전압 도통 기구와 동일하다. 전원 전위 VccQ의 통상의 동작시에 인가되는 전압 레벨보다 높은 과도적 고전압 서지가 제 1 노드(237)에 인가되면, 필드 영역(234), 반도체 기판(112) 및 필드 영역(232)에 의해 형성되는 기생 npn 바이폴라 트랜지스터가 도통하고(필드 영역(234) 및 필드 영역(232) 사이의 펀치스루 및 필드 영역(234)의 접합 항복), 필드 영역(232)을 거쳐서 제 2 노드(238)로 고전압 서지가 전달되고, 또 기판(112)으로 전달되어 이 고전압 서지가 흡수된다.

이 전원 라인(222)은 외부 전원 전위 Vcc가 전달되는 전원 라인이 아니라 내부 전원 전위 Vint가 전달되는 내부 전원 라인이라도 좋고, 또 접지 전위 GND(출력 회로용 GNDQ)가 전달되는 접지 라인이라도 좋다.

제14도는 제11b도에 도시한 어레이 주변 회로(210a)의 구체적 구성의 일례를 도시한 도면이다. 제14도에 있어서 어레이 주변 회로는, 비트 라인쌍 BL 및 ZBL에 대해 마련되고, 이 비트 라인 BL 및 ZBL의 전위를 차동적으로 증폭하는 센스 증폭기 SA와, 전원 라인(222a) 상의 외부 전원 전위 Vcc를 한쪽 동작 전원 전위로 하여서 동작시키고, 센스 증폭기 SA를 활성화하는 센스 활성화 신호 ψSP 및 ψSN을 출력하는 센스 활성화 회로(260)을 포함한다. 비트 라인쌍 BL 및 ZBL과 교차하는 방향으로 워드 라인 WL이 배치된다. 워드 라인 WL과 비트 라인쌍 BL 및 ZBL의 교차부에 메모리 셀 MC가 배치된다. 제14도에, 비트 라인 BL과 워드 라인 WL의 교차부에 배치되는 메모리 셀 MC를 대표적으로 도시한다. 메모리 셀 MC는 행 및 열의 매트릭스 형상으로 배치되고, 메모리 셀의 행에 대응해서 워드 라인 WL이 배치되고, 메모리 셀의 열에 대응해서 비트 라인쌍 BL 및 ZBL이 배치된다. 메모리 셀MC는, 정보를 저장하는 캐패시터 CM과, 워드 라인 WL 상의 신호 전위에 응답해서 도통하여 캐패시터 CM을 비트 라인 BL에 전기적으로 접속시키는 액세스 트랜지스터 MT를 포함한다.

센스 증폭기 SA는, 비트 라인쌍 BL 및 ABL 사이에 교차 결합된 1쌍의 n채널 MOS 트랜지스터 NQ와, 비트 라인쌍 BL 및 ZBL 사이에 서로 교차 결합되는 1쌍의 p채널 MOS 트랜지스터 PQ를 포함한다. 이 센스 증폭기 SA에 대해, 센스 활성화 회로(260)로부터의 센스 활성화 신호 ψSP에 응답하여 도통해서 전원 라인(222a)상의 전원 전위 Vcc를 p 채널 MOS 트랜지스터 PQ의 접속부로 전달하는 활성화 트랜지스터 PT와, 센스 활성화 회로(260)로부터의 센스 활성화 신호 ψSN에 응답하여 도통해서 접지 전원 GND를 1쌍의 n채널 MOS 트랜지스터의 접속부로 공급하는 활성화 트랜지스터 NT가 제공된다. 이 전원 라인(222a)는 노드(201a)에 접속된다.

노드(201a)는 전원 패드이어도 좋고, 혹은 외부 핀 단자이어도 좋다.

제14도에 도시한 구성에 있어서, 센스 증폭기 SA의 활성화시, 즉 활성화 트랜지스터 PT 및 NT의 도통시에, p채널 MOS 트랜지스터 PQ가 비트 라인 BL 및 ZBL중 고전위의 비트 라인을 전원 전위 Vcc 레벨로까지 상승시키고, 한편 n채널 MOS 트랜지스터 NQ 가 저전위의 비트 라인을 접지 전위 GND 레벨로까지 방전한다. 도 14 에 도시한 구성에 있어서, 비트 라인 BL 및 ZBL 사이의 전위 진폭은 전원 전위 Vcc레벨로 설정된다. 따라서, 제14도에 도시한 반도체 장치 내에, 내부 강압 회로는 마련되지 않으며, 외부로부터 인가되는 전원 전위가 내부 동작 전원 전위로서 이용된다. 센스 증폭기 SA는 비트 라인쌍 BL 및 ZBL 각각에 대해서 마련된다. 따라서, 센스 증폭기 SA의 동작시에 많은 비트 라인 BL 및 ZBL의 충방전이 행해져서, 전원 라인(222a)의 소비 전류가 상당히 커진다. 전원 라인(222a)의 전용 전원핀 단자로부터 노드(201a)를 거쳐서 전원 전위를 공급함으로써, 안정하게 센스 동작을 행할 수 있다. 이 경우, 많은 센스 증폭기를 구동하기 때문에 전원 라인(222a)의 폭 및 기생 용량이 커서, 서지 흡수용 전원선으로서 사용되어도 안정하게 과도한 고전압 서지를 흡수할 수 있다.

이상과 같이, 이 실시예 4에 따르면, 외부 전원 라인과, 다른 일정 전위가 공급되는 도전 라인 사이에 고전압 도통 기구를 마련했으므로, 이들 전원 라인 및 도전 라인이 장거리에 걸쳐서 평행하게 배치되어서, 고전압 도통 기구를 마련하기 위한 필요 충분한 면적을 용이하게 확보할 수 있다. 따라서, 점유 면적을 증가시키는 일없이 서지 흡수용 보호 회로를 확실하게 구현할 수 있다.

[실시예 5]

제15a도 및 제15b도는, 본 발명의 실시예 5에 따른 입력 보호 회로 부분의 평면 레이아웃 및 단면 구조를 각각 도시한 도면이다. 제15a에 있어서, 고전압 도통 기구는, 도전 라인(302a)을 거쳐서 전원 입력 패드(300)에 접속되는 전원 라인(302)과, 이 전원 라인(302) 하부에 전원 라인(302)과 평행하게 형성되는 필드 영역(312)과, 필드 영역(312)과 평행하게 배치되는 필드 영역(314)을 포함한다.

필드 영역(314)은 반도체 기판(304)에 전기적으로 접속된다. 필드 영역(312)는 콘택트 홀(312a)을 거쳐서 전원 라인(302)에 전기적으로 접속되고, 필드 영역(3 14)은 콘택트 홀(316a)을 거쳐서 게이트 전극층(316)에 접속된다. 게이트 전극층(3 16)은 필드 영역(312)과 (314) 사이의 영역에, 이들 필드 영역(312) 및 (314)와 평행하게 또한 전원 라인(302) 및 (304)보다 하층에 마련된다.

제15b도는 제15a도의 라인 A-A'에 따른 단면 구조를 도시한 도면이다. 제15b도에 있어서, 고농도 n형 불순물 영역으로 구성되는 필드 영역(312)과 고농도 p형 불순물 영역으로 구성되는 필드 영역(314)이, p형 반도체 기판(304) 표면에 마련된다. 이들 필드 영역(312)과 필드 영역(314) 사이의 기판(304) 표면에, 게이트 절연막(도시하지 않음)을 거쳐서 게이트 전극층(316)이 마련된다. 게이트 전극층(316)은 필드 영역(314)과 전기적으로 접속된다. 필드 영역(314) 및 반도체 기판(304)은 동일한 도전형을 가지며, 필드 영역(314)은 반도체 기판(304)보다 고농도의 불순물을 갖고 있으며, 필드 영역(314)은 반도체 기판(304)과 전기적으로 접속된다. 필드 영역(312)은 제1노드(301)에 전기적으로 접속된다. 제 1 노드(301)는 전원 입력 패드(300) 또는 외부 전원 단자이어도 좋고, 선택적으로 도전 라인(302a) 또는 전원 라인(302)의 임의의 장소이어도 좋다. 반도체 기판(304)은 일정한 바이어스 전위(접지 전위 또는 부전위)Vb를 공급받는다.

제1노드(301)에 과도적 고전압 서지가 발생하면, 이 필드 영역(312)의 n+/p 접합에 펀치스루 현상이 발생되고, 반도체 기판(304) 표면을 따라서 필드 영역(3 12)에서 필드 영역(314)으로 전하가 흐르고, 이 필드 영역(314)으로 흘러 들어간 전하는 기판(304)에 의해 흡수된다. 제1노드(301)에 인가된 고전압 서지가 클 때, 필드 영역(312)과 반도체 기판(304) 사이의 접합에 제너 항복 현상과 같은 항복 현상이 발생하여 필드 영역(312)에서 기판(304)으로 직접 전류가 흐른다.

제15a도 및 제15b도에 도시한 구성의 경우, 고전압 도통 기구는 반도체 기판을 제2노드로서 사용한다. 따라서, 전원 라인(302)과 평행하게 마련되는 도전 라인(접지 라인, 내부 전원 라인 또는 기준 전원 라인)이 존재하지 않는 경우에도, 전원 라인(302) 하부에 형성된 필드 영역(312)과 평행하게 필드 영역(314)을 반도체 기판(304) 표면에 형성함으로써, 충분한 폭을 갖는 고전압 도통 기구를 구현할 수 있다. 따라서, 필요한 라인이 존재하지 않는 경우에도, 필요한 면적을 갖는 고전압 도통 기구를 용이하게 구현할 수 있다.

반도체 기판(304)은 충분히 큰 용량을 갖고 있으므로, 고전압 서지를 안정하게 흡수할 수 있다. 또한, 이 전원 라인(302)은 임의의 형상을 취할 수 있으므로(제 2 노드에 접속되는 도전 라인이 존재하지 않기 때문), 필드 영역(312)의 폭 방향의 길이를 충분히 확보할 수 있어서, 전원 라인(302)의 부유 용량을 충분히 크게 할 수 있다. 따라서, 서지 내성이 우수한 입력 보호 회로를 구현할 수 있다.

[변경예]

제16도는 본 발명의 실시예 5의 변경예를 도시한 도면이다. 제16도에 도시한 구성에 있어서, 제15b도에 도시한 구성과 달리 필드 영역(312)와 (314) 사이의 반도체 기판(304) 표면에 필드 절연막(317)이 형성된다. 이 필드 영역(312, 314)의 외부에 LOCOS 막(315a, 315b)이 형성된다. 필드 영역(314)에 기판 바이어스 전위 Vb(접지 전위 또는 부전위)가 인가된다. 제16도에 도시한 구성에 있어서도, 제 1 노드(301)에 과도적 고전압 서지가 발생한 경우, 필드 영역(312), 반도체 기판(304) 및 필드 영역(314)으로 형성되는 n+/p/p+ 다이오드가 도통하여, 제 1 노드(301)에 발생한 과도적 고전압 서지를 반도체 기판(304)에 의해 흡수할 수 있다.

또한, 이 실시예 5에 있어서, 제 1 노드(301)를 p형 불순물 영역으로 이루어지는 필드 영역에 접속하고 반도체 기판을 n형으로 하고 필드 영역(312)을 n형 고농도 불순물 영역으로 형성하면, 이 고전압 서지를 흡수하는 보호 회로를 구현할 수 있다.

이상과 같이, 본 발명의 실시예 5에 따르면, 과도적 고전압 서지를 반도체 기판에 의해 흡수하도록 구성했으므로, 전원 배선과 도전 라인이 서로 평행하게 배치되어 있지 않은 영역에 있어서도 이 전원 라인을 한쪽 노드로 사용하는 고전압 도통 기구를 기판 상의 빈 영역을 이용해서 형성할 수 있다. 이에 따라, 칩 면적을 증가시키지 않으면서 필요한 면적을 충분히 갖는 입력 보호 회로(고전압 도통 기구)를 구현할 수 있다.

[실시예 6]

제17a도는 본 발명의 실시예 6에 따른 입력 보호 회로의 주요부의 구성을 나타내는 평면 레이아웃을 도시한 도면이고, 제17b도는 제17a도의 라인 A-A'에 따른 단면 구조를 도시한 도면이다. 제17a도에 있어서, 입력 보호 회로는 외부로부터 인가되는 전원 전위 Vcc를 공급받는 전원 입력 패드(400)와, 도전 라인(401)을 거쳐서 이 전원 입력 패드(400)에 접속되어 외부 전원 전위 Vcc를 내부로 전달하는 외부 전원 라인(402)과, 이 외부 전원 라인(402)과 평행하게 또한 인접해서 연장하여 배치되는 도전 라인(404)을 포함한다. 이 도전 라인(404)은 상기 실시예 4 또는 5와 마찬가지로, 개별적으로 마련되는 외부 전원 라인, 접지 라인, 내부 전원 라인, 및 데이타 출력부에 대해서 마련된 접지 라인중 어느 것이라도 좋으며, 동작 전원 전위로서 접지 전위 GND 또는 전원 전위 Vcc 또는 Vint를 전달하는 도전 라인이면 좋다.

고전압 도통 기구는, 이 전원 라인(402) 하부에 이 전원 라인(402)과 평행하게 형성되고 또한 콘택트 홀(또는 비아 홀)(414b)을 거쳐서 전원 라인(402)에 접속되는 필드 영역(412)과, 도전 라인(404)과 평행하게 이 도전 라인(404) 하부에 필드 영역(412)과 좁은 간격(약 3㎛ 이하)을 두고 배치되는 필드 영역(414)을 포함한다. 필드 영역(414)은 콘택트 홀(또는 비아 홀)(414a)을 거쳐서 도전 라인(404)에 접속된다.

제17b도에 있어서, 필드 영역(412, 414)은 저농도 p형 불순물 영역으로 구성되는 웰 영역(420)에 형성된다. 필드 영역(412, 414) 사이의 웰 영역(420) 표면에, 필드 절연막(417)이 형성된다. 필드 영역(412)은 고농도 n형 불순물 영역으로 구성되고, 필드 영역(414)은 고농도 p형 불순물 영역으로 구성된다. 필드 영역(412)은 콘택트 홀(414b)에 형성된 콘택트(402a)을 거쳐서 전원 라인(402)에 접속된다. 필드 영역(414)은 콘택트 홀(414a)에 형성된 콘택트(404a)에 의해 도전 라인(404)에 접속된다. 필드 영역(412)과 콘택트(402a)와의 접촉부 하부에, 이 필드 영역(412)과 평행하게, 저농도 n형 불순물 영역으로 구성되는 하부 웰(415)이 형성된다. 웰 영역(420)은 n형 반도체 기판(422) 표면에 형성된다. 웰 영역(420)은 LOCOS막( 419a) 및 (419b)에 의해 다른 회로 부분으로부터 분리된다. 반도체 기판(422)은 외부 전원 전위 Vcc 또는 접지 전위 레벨위 바이어스 전위 Vb로 고정된다.

제17a도 및 제17b도에 도시한 구성에 있어서도, 전원 라인(402)에 있어서 과도적 고전압 서지가 발생한 경우, 이 필드 영역(412)과 웰 영역(420) 사이의 접합에 항복 현상(또는 필드 영역간 펀치스루)이 발생하여, 필드 영역(412)으로부터 웰 영역(420)을 거쳐서 필드 영역(414)으로 전류가 흐르고, 이 고전압 서지에 의해 발생한 전류가 도전 라인(404)에 의해 흡수된다. 이 때, 필드 영역(412), 하부 웰(415), 웰 영역(420) 및 반도체 기판(422)에 의해 형성되는 횡형 npn 바이폴라 트랜지스터가 도통하여, 하부 웰(415)로부터 웰 영역(420)을 거쳐서 기판(422)으로 전류가 흐르고, 반도체 기판(422)에 의해 이 고전압 서지가 흡수된다.

제17b도에 있어서, 하부 웰(415)은 기생 바이폴라 트랜지스터의 에미터 영역을 구성한다. 그러나, 이 기생 바이폴라 트랜지스터는 과도적 고전압 서지 발생시에 도통하므로, 하부 웰(415)은 이 기생 바이폴라 트랜지스터의 콜렉터 영역을 형성할 수도 있다. 이 기생 바이폴라 트랜지스터의 베이스 영역에는 하부 웰(415)이 마련되어 있으므로, 베이스 영역의 길이가 작아지고 전류 증폭율이 커져서, 보다 많은 전류를 고속으로 반도체 기판(422)으로 보낼 수 있어서, 고속으로 고전압 서지를 흡수할 수 있다.

또한 제17b도에 있어서, 도시된 도전형을 모두 역으로 하면, 전원 라인(202) 대신에 접지 라인에 대한 부의 고전압 서지에 대한 보호 회로를 구현할 수 있다.

[변경예]

제18도는 본 발명의 실시에 6의 변경예의 구성을 도시한 도면이다. 제18도에 도시한 구성에 있어서, 필드 영역(414) 대신에, 고농도 n형 불순물 영역으로 형성되는 필드 영역(424)이 사용된다. 이 필드 영역(424)과 콘택트(404a)의 접촉부의 하부에 이 필드 영역(424)과 접해서 하부 웰(422)이 형성된다. 이 제18도에 도시한 구성에 있어서는, 제17a도 및 제17b도에 도시한 n+/p 다이오드 대신에 필드 트랜지스터(게이트 전극은 있어도 좋고 없어도 좋음)가 고전압 도통 기구로서 사용된다. 이 점을 제외하고는, 다른 구성은 제17b도에 도시한 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다.

이 제18도에 도시한 구성에 있어서, 전원 라인(402)에 과도적 고전압 서지가 발생한 경우, 필드 트랜지스터의 펀치스루 현상(기생 바이폴라 트랜지스터의 도통)으로 인해, 과도적 고전압 서지가 도전 라인(404)에 의해 흡수된다. 이 때, 하부 웰(415) 및 필드 영역(424)에 대해 하부 웰(420)을 마련하기 때문에, 콘택트(404a)에 집중적으로 흐르는 전류에 의해 유발되는 필드 영역(424)의 전계 집중과, 콘택트(404A)에서의 용융된 금속의 접합의 펀치스루를 방지할 수 있어 서지 내성이 우수한 입력 보호 기구를 구현할 수 있다.

또한, 이 제18도에 도시한 구성에 있어서도, 하부 웰(415, 422)이 콜렉터로서 작용하고 반도체 기판(422)이 에미터로서 작용하는 기생 바이폴라 트랜지스터가 형성될 수도 있다. 도시되는 도전형을 모두 역으로 하고, 기판 바이어스 전위를 접지 전위 또는 부전위로 설정할 경우, 접지 라인에 대한 부의 고전압 서지를 흡수하는 입력 보호 회로를 구현할 수 있다.

이상과 같이, 이 본 발명의 실시예 6에 따르면, 소위 트리플 웰 구조를 사용해서 반도체 기판 또는 웰 영역에서 고전압 서지를 흡수하도록 구성하고 있으므로, 웰 영역 및 반도체 기판의 큰 기생 용량에 의해 과도적 고전압 서지에 의한 전하를 안정하게 흡수할 수 있어서, 서지 내성이 우수한 입력 보호 회로를 구현할 수 있다.

이 실시예 6에 있어서도 필드 트랜지스터 대신에 MOS 트랜지스터가 사용되어도 마찬가지의 효과를 얻을 수 있다.

[실시예 7]

제19a도는 본 발명의 실시예 7에 따른 입력 보호 회로 부분의 평면 레이아웃을 개략적으로 도시한 도면이고, 제19b도는, 제19a도에 도시한 라인 B-B'에 따른 단면 구조를 개략적으로 도시한 도면이다. 제19a도에 있어서, 제 1 노드(504)를 거쳐서 외부 전원 전위 Vcc를 공급받는 불순물 영역(500)과, 이 불순물 영역(500)과 소정의 간격(약 3㎛ 이하)을 두고 이 불순물 영역(500)을 둘러싸도록 형성되는 불순물 영역(502)이 마련된다. 불순물 영역(500)은 고농도 불순물 영역(확산 영역) 또는 저농도 불순물 영역(웰 영역)중 어느 것이라도 좋다. 이하의 설명에 있어서, 불순물 영역은 고농도 불순물 영역(확산 영역) 및 저농도 불순물 영역(웰 영역) 양자를 나타내는 것으로서 사용한다.

불순물 영역(502)은 제 2 노드(506)를 거쳐서 내부 전원 전위 또는 접지 전위인 바이어스 전위 Vb로 고정딘다.

제19b도에 있어서 p형 반도체 기판(512)의 표면에 불순물 영역9500)이 형성된다. 이 불순물 영역(500)은 n형 도전형을 갖는다. 이 불순물 영역(500)의 양측에, 필드 절연막(510a, 510b)을 사이에 두고 n형 불순물 영역(502a, 502b)이 형성된다. 불순물 영역(502a, 502b)은 연속적으로 형성되어 각각 노드(506a, 506b)를 거쳐서 바이어스 전위 Vb를 공급받는다. 불순물 영역(500)이 웰 영역으로 구성되는 경우, 제 1 노드(504)에 접속되는 부분은 고농도 불순물 영역(확산 영역)으로 형성된다. 불순물 영역(502a, 502b)이 웰 영역으로 구성되는 경우, 바이어스 전위 Vb에 접속될 부분은 고농도 불순물 영역(확산 영역)으로 형성된다.

이 불순물 영역(502a, 502b)의 외부에 LOCOS 막(509a, 509b)이 형성된다.

이 제19a도 및 제19b도에 도시한 구성에 있어서도, 제 1 노드(504)에 과도적 고전압 서지가 발생한 경우, 필드 절연막(510a, 510b) 아래의 영역을 거쳐서 불순물 영역(500)과 불순물 영역(502a, 502b) 사이에 펀치스루 현상(불순물 영역(500)과 기판(512) 사이의 접합에 항복(breakthrough) 현상)이 발생하고, 불순물 영역(500)과 불순물 영역(502a) 및 (502b)이 전기적으로 접속하여, 과도적 고전압 서지가 제 2 노드(506a)를 거쳐서 흡수된다.

이 제19a도 및 제19b도에 도시한 구성의 경우, 전원 라인과 도전 라인을 서로 평행하게 마련할 필요가 없으며, 반도체 기판 표면에 형성되는 불순물 영역을 이용하여 입력 보호 회로를 형성할 수 있다. 또, 불순물 영역(500) 외주를 따라서 불순물 영역(502)이 형성되어서, 이 과도적 고전압 서지 전류가 흐르는 영역의 폭을 충분히 크게 취할 수 있다. 이에 따라, 반도체 기판 표면의 임의의 영역에 있어서 소점유 면적으로 큰 채널폭을 갖는 필드 트랜지스터를 등가적으로 형성할 수 있어서, 소점유 면적으로 서지 내성이 높은 입력 보호 회로를 구현한 수 있다.

[변경예 1]

제20도는 본 발명의 실시예 7에 대한 변경예 1의 구성을 도시한 도면이다. 제10도에 있어서는 단면 구조만이 도시된다. 제20도에 있어서, 불순물 영역(500)의 외주를 따라서 필드 절연막(510a, 510b)을 사이에 두고 고농도 p형 불순물 영역(522a, 522b)이 형성된다. 이 고농도 p형 불순물 영역(522a, 522b)은 불순물 영역(500)을 둘러싸도록 형성되어서, 그 평면 레아아웃은 제19a도에 도시한 것과 동일하게 된다. 이 점을 제외하고는, 다른 구성은 제19b도에 도시한 것과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다.

제20도에 도시한 구성의 경우, 불순물 영역(522a, 522b)이 p형 반도체 기판(512)에 전기적으로 접속된다. 제 1 노드(504)에 과도적 고전압 서지가 발생한 경우, 불순물 영역(500)과 불순물 영역(522a, 522b) 사이에서 접합의 항복 현상(또는 펀치스루)이 발생해서, 과도적 고전압 서지에 의한 전류가 불순물 영역(500)으로부터 반도체 기판(512)과 불순물 영역(522a, 522b)으로 흐르고 또한 이들 불순물 영역(522a, 522b)으로부터 반도체 기판(512)으로 서지 전류가 흘러서 이 기판(512)에 의해 서지 전류가 흡수된다. 따라서, 이 경우에 있어서도 반도체 기판(512)은 큰 부유 용량을 갖고 있으며, 이 과도적 고전압 서지를 안정하게 흡수할 수 있다. 이 반도체 기판(512)은 접지 전위 또는 부전위 또는 내부 전원 전위에 대응하는 일정 전위로 바이어스될 수도 있다.

[변경예 2]

제21a도는 실시에 7의 변경예 2의 평면 레이아웃을 도시한 도면이고, 제21b도는 제21a도의 라인 B-B'에 따른 단면 구조를 도시한 도면이다. 제21a도에 있어서, 제1노드(551)를 거쳐서 외부 전원 전위 Vcc를 공급받는 불순물 영역(550)의 내부에, 제2노드(556)를 거쳐서 일정한 바이어스 전위 Vb를 받는 공급 불순물 영역( 555)이 마련된다. 즉, 이 변경예 2의 구성에 있어서는, 부전위 또는 접지 전위 또는 내부 전원 전위 또는 외부 전원 전위인 바이어스 전위 Vb 를 받는 불순물 영역( 555)의 외주를 따라서, 좁은 간격을 두고 이 불순물 영역(555)을 둘러싸도록 외부 전원 전위 Vcc를 받는 불순물 영역(550)이 형성된다.

제21b도에 있어서, 불순물 영역(555)의 외측에, 필드 절연막(557a, 557b)을 사이에 두고 불순물 영역(550a, 550b)이 형성된다. 불순물 영역(555)과 불순물 영역(550a, 550b)의 도전 형은 동일해도 좋고, 또 상이해도 좋다. 이 변경예 2의 구성에 있어서도 제1노드(551)에 과도적 고전압이 발생한 경우, 펀치스루 현상(또는 항복 현상)에 의해 불순물 영역(555) 및 제 2 노드(556)를 거쳐서 과도적 고전압 서지가 흡수된다. 따라서, 상기 실시예 7 및 그 변경예 1과 마찬가지로 소점유 면적으로 서지 내성이 우수한 입력 보호 회로를 구현할 수 있다.

제22도는 이 제21a도의 평면 레이아웃을 구현하는 부분의 구체적인 구성을 도시한 도면이다. 제22도에 있어서, 불순물 영역(550)은, 외부 전원 전위 Vcc를 사용하는 회로 부분이 형성되는 Vcc 사용 회로 형성 영역(550c)과, 이 Vcc 사용 회로 형성 영역(550c)의 외부 전원 전위 Vcc 인가 영역(확산 영역 또는 웰 영역)에 전기적으로 접속되는 불순물 영역(550d)을 포함한다. 이 불순물 영역(550d)에는 내부 회로 요소는 형성되어 있지 않아도 좋다. 또한, Vcc 사용회로 형성 영역(550c)에 필요한 것은 단순히 외부 전원 전위 Vcc 인가 영역과 전기적으로 접속되어 있는 것이다. 따라서 불순물 영역(555d)은 확산 영역인 수도 있고, 혹은 웰 영역일 수도 있다. 이 경우, 불순물 영역(555)에는 바이어스 전위 Vb가 인가될 수도 있고, 이 영역(555)에 개별적인 내부 회로 소자가 형성될 수도 있다. 이 경우, 회로 소자 형성 영역을 따라서 입력 보호 회로를 형성할 수도 있다. 따라서, 전혀 점유 면적을 증가시키는 일이 없고, 또 레이아웃을 변경시키지 않으면서, 충분한 레이아웃 면적을 갖는 입력 보호 회로를 용이하게 형성할 수 있어서 서지 내성이 우수한 입력 보호 회로를 구현할 수 있다.

이상과 같이, 본 발명의 실시예 7에 따르면, 외부 전원 전위가 인가되는 영역과, 과도적 고전압 서지 흡수부에 전기적으로 접속되는 영역을 마련하고 또한 한쪽이 다른 쪽을 둘러싸도록 구성했으므로, 적은 점유 면적으로 또한 전원 라인이 마련되어 있지 않은 영역에 있어서도 충분한 레이아웃 면적을 갖는 입력 보호 회로를 용이하게 형성할 수 있어서, 서지 내성이 우수한 입력 보호 회로를 구현할 수 있다.

[실시예 8]

제23a도는 본 발명의 실시예 8에 따른 반도체 장치의 칩 레이아웃을 도시한 도면이고, 제23b도는 제23a도의 라인 A-A'에 따른 단면 구조를 개략적으로 도시한 도면이고, 제23c도는 제23a도의 라인 B-B'에 따른 단면 구조를 개략적으로 도시한 단면이다.

제23a도에 있어서, 반도체 장치가 형성되는 칩(600) 외주를 따라서 도전 라인(602)이 배치된다. 이 도전 라인(602)은 후에 설명하는 바와 같이 칩(600)을 구성하는 반도체 기판과 전기적으로 접속된다. 반도체 기판은 기준 전위 발생 수단으로부터의 기준 전위를 공급받는다. 이 기준 전위 발생 수단은, 반도체 기판이 p형 기판인 경우 부전위 Vbb를 발생하는 부전위 발생 회로이거나 혹은 접지 전위 GND를 공급하는 접지 라인이다.

이 도전 라인(602)은 외부로부터의 전원 전위가 인가되는 전원 패드(604)에, 입력 보호 회로(601)를 거쳐서 결합된다. 이 입력 보호 회로(601)의 구체적 구성은 실시예 1∼7중의 어느 하나라도 좋다.

제23b도에 있어서, 반도체 칩(600)을 구성하는 p형 반도체 기판(605)의 표면에 고농도 p형 불순물 영역(606)이 형성된다. 이 불순물 영역(606)은 콘택트(607)를 거쳐서 도전 라인(602)에 접속된다. 불순물 영역(606)은 반도체 기판(605)과 동일한 도전형이고, 따라서 이 불순물 영역(606)과 반도체 기판(605)은 전기적으로 접속된다. 따라서, 도전 라인(602)은 이 불순물 영역(606)을 거쳐서 반도체 기판(6 05)에 전기적으로 접속된다.

제23c도에 있어서, 입력 보호 회로(606)는 전원 패드(604)에 접속되는 도전 라인(제1노드)(619)과, 반도체 기판(605) 표면에 형성되고 또한 콘택트(617)를 거쳐서 도전 라인(619)에 접속되는 고농도 n형 불순물 영역(611)과, 이 고농도 n형 불순물 영역(611)과 콘택트(617)의 접촉부의 하부에 이 불순물 영역(611)에 접해서 형성되는 저농도 n형 불순물 영역(하부 웰)(612)과, 반도체 기판(605)의 표면에 형성되고 또한 콘택트(618)를 거쳐서 도전 라인(602)에 접속되는 고농도 n형 불순물 영역(614)을 포함한다. 이들 불순물 영역(611, 614), 즉 필드 영역(611)과 필드 영역(614) 사이에 필드 절연막(616)이 형성된다. 필드 영역(611, 614)의 폭은 충분히 크게 되고 또한 양자간의 간격은 충분히 작게 된다.

도전 라인(602)은 콘택트(619)를 거쳐서 반도체 기판(605)의 표면에 형성된 고농도 p형 불순물 영역(606)에 접속된다. 이 필드 영역(불순물 영역)(614)과 고농도 불순물 영역(606) 사이에 LOCOS 막(615)이 형성된다.

칩(600)의 외주를 따라서 배치되는 도전 라인(602)은 충분한 길이 및 폭을 갖고 있다. 따라서, 이 도전 라인(602)의 부유 용량은 충분히 커서, 노드(619)에 발생한 과도적 고전압 서지를 확실하게 흡수할 수 있다. 또, 이 도전 라인(602)은 불순물 영역(606)을 거쳐서 일정 전위로 고정된 반도체 기판(605)에 접속되고, 이 도전 라인(602) 상에 발생한 전하는 반도체 기판(605)에 의해 흡수되어 도전 라인(602)의 전위의 변동은 확실하게 방지할 수 있다.

이 실시예 8에 있어서 필드 영역(611)은 고농도 불순물 영역이 아니라 외부 전원 전위 Vcc가 인가되는 웰 영역이라도 좋다. 불순물 영역(606)은 칩 외부 전체를 따라서 형성될 필요는 없고, 칩(600)의 적당한 장소에서 도전 라인(602)에 접속되기만 하면 된다.

본 발명의 이 실시예 8의 구성에 따르면, 불순물 영역(611, 612)의 위에 이들 영역(611, 612)과 평행하게 전원 라인 또는 도전 라인을 마련할 필요는 없다.

과도적 고전압 서지를 즉시 흡수하기 위해서는, 불순물 영역(611, 614)과, 불순물 영역(614) 상에 형성되고 또한 도전 라인(602)에 접속되는 배선 부분이 충분한 폭(제23c도)의 지면과 수직인 방향)을 갖고 있어야 한다. 따라서, 점유 면적을 증가시키지 않으면서, 칩 외주부의 빈 영역 내에, 외부 전원 전위가 공급되는 영역 근방에 입력 보호 회로를 마련할 수 있다. 따라서, 소점유 면적이고 또한 서지 내성이 우수한 입력 보호 회로를 구현할 수 있다.

[실시예 9]

제24a도는 본 발명의 실시예 9에 따른 입력 보호 회로의 평면 레이아웃을 도시한 도면이고, 제24b도는 제24a도의 라인 A-A'에 따른 단면 구조를 개략적으로 도시한 도면이다. 제24a도에 있어서, 고전압 도통 기구는, 제 1 노드(701)를 거쳐서 외부의 전원 전위 Vcc를 공급받는 불순물 영역(702)과, 이 불순물 영역(702)에 인접해서 또한 간격을 두고 배치되는 불순물 영역(703)을 포함한다. 불순물 영역(702)은, 외부 전원 전위 Vcc를 사용하는 회로 요소가 형성되는 영역 내의 확산 영역 또는 웰 영역이다. 불순물 영역(703)은, 내부 전원 전위 Vitnt, 접지 전위 등을 사용하는 회로 요소가 형성되는 확산 영역 또는 웰 영역이다. 이 불순물 영역(702, 703)의 경계부에, 고전압 인가시에 도통되는 부분이 형성된다.

제24b도에 있어서, 불순물 영역(702)은, 고농도 n형 불순물 영역으로 형성되고, 또한 콘택트(705)를 거쳐서 외부 전원 전위 Vcc를 받는 제 1 노드로서 기능하는 도전 라인(701)에 접속된다. 이 불순물 영역(702) 하부에, 저농도 n형 불순물 영역으로 형성되는 하부 웰(704)이 형성된다. 이 하부 웰(704)은, 콘택트(705)와 불순물 영역(702)의 접촉부 하부에 형성된다. 불순물 영역(703)은, p형 반도체 기판(700)의 표면에 형성되는 저농도 n형 웰 영역(706)과, 이 웰 영역(706)의 표면에 형성되는 고농도 n형 불순물 영역(707)을 포함한다. 고농도 불순물 영역(707)은, 콘택트(708)를 거쳐서 내부 전원 Vint 등의 고정 전위를 전달하는 도전 라인(709)에 접속된다. 불순물 영역(702)과 웰 영역(706) 사이는 충분히 작아져서, 과도적 고전압 서지가 발생될 때, 이 불순물 영역(702)과 웰 영역(706) 사이에서 펀치스루가 발생하게 된다. 불순물 영역(702)과 웰 영역(706) 사이에 LOCOS 산화막(710b)이 형성되고, 불순물 영역(702, 707)의 외주부 상에 LOCOS 막(710a, 710c)이 형성된다.

n웰 영역(706)은 불순물 영역(707)과 전기적으로 접속되어 있고, 도전 라인(제 2 노드)(709)을 거쳐서 인가되는 내부 전원 전위 Vint 또는 접지 전위에 대응하는 고정 전위로 고정된다. 이 웰 영역(706) 내에 내부 전원 전위 Vint 등의 고정 전위를 사용하는 회로가 형성된다. 제 1 노드(701)에 과도적 고전압 서지가 발생한 경우, 불순물 영역(702)과 웰 영역(706) 사이에서 펀치스루 현상이 발생하고, 이 과도적 고전압 서지는 불순물 영역(702)으로부터 웰 영역(706)으로 흐르고, 그 후 불순물 영역(707)을 거쳐서 제 2 노드(709)로 흘러 이 제 2 노드(709)에 접속되는 고정 전위 발생 수단에 의해 흡수된다. 따라서, 이 실시예 9의 구성에 있어서도 과도적 고전압 서지를 확실하게 흡수할 수 있다. 또, 외부 전원 배선 및 내부 전원 배선 등의 전원 전위를 전달하는 외부 도전 라인을 서로 평행하게 장거리에 걸쳐서 마련할 필요가 없어서, 회로 레이아웃의 자유도가 증가한다. 또, 불순물 영역(702, 703)이 장거리에 걸쳐서 서로 평행하게 배치되기 때문에, 이 고전압 도통 기구의 채널폭(라인 A-A'의 직각 방향)을 충분히 크게 할 수 있어서, 서지 내성이 우수한 입력 보호 회로를 구현할 수 있다.

제25도는 불순물 영역(702, 703) 내에 형성되는 회로 소자의 구체예를 도시한 도면이다. 제25도에 있어서, 제 2 노드(721)에 인가되는 외부 전원 전위 Vcc를 변환해서 내부 전원 전위 Vint를 생성하는 내부 강압 회로가 형성되는 영역(720)과, 이것과 인접해서, 내부 전원 라인(723)을 거쳐서 이 내부 전원 전위 Vint를 공급받아 동작하는 Vint 사용 회로의 형성 영역(725)이 마련된다. 내부 강압 회로 형성 영역(720)에 있어서는, 상기 제2도에 있어서 도시한 바와 같이, 구동 트랜지스터는 p채널 MOS 트랜지스터로 구성된다. 비교 회로(105)가 전류 미러형 회로인 경우, 전류 미러 회로도 또한 p채널 MOS 트랜지스터로 구성된다. 이와 같은 p채널 MOS 트랜지스터가 외부 전원 전위 Vcc를 한쪽 도통 노드에서 받기 때문에, 이 p채널 MOS 트랜지스터가 형성되는 n형 웰 영역이 외부 전원 전위 Vcc로 바이어스된다. 따라서, 이 웰 영역을 제24a도에 도시한 불순물 영역(702)으로서 사용한다.

내부 전원 전위 Vint 사용 회로는 내부 전원 전위 Vint를 이용하여 동작한다. 이 경우, p채널 MOS 트랜지스터가 형성되는 영역이 마찬가지로 n형 웰 영역이다.

따라서, 이 n형 웰 영역은 내부 전원 전위 Vint로 바이어스된다. 이들 웰 영역을 제24a도에 도시한 불순물 영역(702, 703)으로서 사용하기 때문에, 제25도에 있어서 사선 부분으로 나타낸 고전압 도통 기구를 용이하게 구현할 수 있다.

또한, 영역(720)이 데이타 출력 회로 형성 영역일 수도 있고, 또 영역(725)이, 내부 판독 데이타를 증폭해서 데이타 출력 회로에 인가하는 프리앰프와 같은 내부 데이타 판독 회로가 형성되는 영역일 수도 있다.

이상과 같이, 이 실시예 9에 의하면, 내부 전원 전위 등의 고정 전위를 사용하는 회로 영역을, 외부 전원 전위를 사용하는 영역에 인접하게 배치하고, 이들 경계 영역을 고전압 도통 기구로서 사용하여서, 충분한 폭을 갖는 고전압 도통 기구를 형성할 수 있으며, 이에 따라 소점유 면적으로 서지 내성이 우수한 입력 보호 회로를 구현할 수 있다. 또, 단지 회로 소자 형성 영역을 이용하고 있으므로, 입력 보호 회로를 위한 전용 영역을 마련할 필요가 없어 레이아웃이 용이하게 된다.

또한, 실시예 1∼9에 있어서, 불순물 영역의 도전형을 역으로 하면, 외부 전원 전위 대신에, 접지 전위에 대한 부의 고전압 서지를 흡수할 수 있는 기구를 구현할 수 있다.

이상과 같이, 본 발명에 따르면, 서지 흡수를 위한 고전압 도통 기구로서, 고정 전위 전달 라인 또는 회로 형성 영역을 이용하고 있으므로, 입력 보호 기구를 위한 전용 영역을 마련할 필요가 없어서, 소점유 면적으로 서지 내성이 우수한 입력 보호 회로를 구현할 수 있다.

금회 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아닌 것으로 고려되어져야 한다. 본 발명의 범위는 특허 청구의 범위에 의해서 도시되고 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims

반도체 장치의 입력 보호 회로에 있어서, 외부로부터 인가되는 제 1 레벨의 전원 전압을 공급받도록 결합된 제 1 전원 라인 상의 제 1 전원 노드와, 상기 외부로부터 인가되는 전원 전압에 대응하며, 접지 전압과는 다른 전원 전압을 공급받도록 결합된 제 2 전원 라인 상의 제 2 전원 노드와, 상기 제 1 노드에 결합되는 제 1 노드와 상기 제 2 전원 노드에 결합되는 제 2 노드를 가지며, 상기 제 1 전원 노드에 인가되며 상기 제 1 레벨보다 큰 제 2 레벨의 전압에 응답하여 도통해서 상기 제 1 및 제 2 노드를 서로 전기적으로 접속시키는 고전압 도통 기구를 포함하며, 상기 고전압 도통 기구는, 반도체 기판 영역의 표면에 형성되며 상기 제 1 노드에 접속되는 제 1 불순물 영역과, 상기 반도체 기판 영역의 표면에서 상기 제 1 불순물 영역과 인접하되 간격을 두고 배치되며 또한 상기 제 2 노드에 전기적으로 접속되는 제 2 불순물 영역과, 상기 제 1 노드와 상기 제 1 불순물 영역 사이에 제공되어 상기 제 1 노드와 상기 제 1 불순물 영역을 전기적으로 접속시키는 도전 라인(conductive line)과, 상기 제 1 불순물 영역의 외부에서, 상기 제 1 불순물 영역과 접하면서, 또한 적어도 상기 제 1 불순물 영역과 상기 도전 라인 사이의 접촉부 아래의 영역에 형성되고, 상기 제 1 불순물 영역과 동일한 도전형을 갖는 섬 형상의 불순물 영역(an island-shaped impurity region)을 구비하는 반도체 장치의 입력 보호 회로.
제1항에 있어서, 상기 제 1 전원 노드로부터 공급되는 외부 전원 전위를 변환해서 상기 제 2 전원 노드(106) 상에 내부 전원 전위를 제공하는 내부 전원 전위 발생 수단(105)을 더 포함하는 반도체 장치의 입력 보호 회로.
제1항에 있어서, 상기 제 2 전원 노드(202)는, 상기 제 1 전원 노드(201)에 인가되는 전원 전압(Vcc)가 전위가 동일한, 외부로부터 인가되는 다른 전원 전압(VccQ)을 공급받도록 결합되는 반도체 장치의 입력 보호 회로.
제1항에 있어서, 상기 고전압 도통 기구(110)는, 상기 제 1 및 제2 불순물 영역 사이에 형성되어 상기 제 1 및 제 2 불순물 영역을 통상적으로 분리하는 필드 절연막(124)을 더 포함하는 반도체 장치의 입력 보호 회로.
제1항에 있어서, 상기 고전압 도통 기구(110)는, 상기 제 1 및 제2 불순물 영역 사이의 상기 반도체 기판 영역 상에 절연막을 개재시켜 형성되고 또한 상기 제 1 및 제 2 노드중 한쪽에 접속되는 게이트 전극층(126, 136)을 더 포함하는 반도체 장치의 입력 보호 회로.
제1항에 있어서, 상기 제 1 및 제 2 불순물 영역(142, 144, 152, 154)은 제 1 도전형을 가지며, 상기 반도체 기판 영역(112, 114)은 상기 제 1 도전형과는 다른 제 2 도전형을 갖는 반도체 장치의 입력 보호 회로.
제1항에 있어서, 상기 제 1 불순물 영역(142)은 제 1 도전형을 가지며, 상기 제 2 불순물 영역(149) 및 상기 반도체 기판 영역은 상기 제 1 도전형과는 다른 제 2 도전형을 갖는 반도체 장치의 입력 보호 회로.
제3항에 있어서, 상기 반도체 장치는, 상기 제 1 및 제 2 노드중 한쪽에 인가되는 외부 전원 전위를 한쪽 동작 전원 전압으로서 이용하여 동작하여, 수신된 데이타를 외부로 출력하는 데이타 출력 회로(215)를 포함하는 반도체 장치의 입력 보호 회로.
제3항에 있어서, 상기 반도체 장치는, 각각이 데이타를 저장하는 다수 개의 메모리 셀(MC)과, 활성화시에 상기 다수개의 메모리 셀 중 선택된 하나의 메모리 셀에 저장된 데이타를 검지하고 증폭하는 센스 증폭기(SA)와, 센스 활성화 신호에 응답해서 상기 제 1 및 제 2 노드중 한 쪽에 인가되는 외부 전원 전위를 상기 센스 증폭기로 전달하는 센스 활성화 수단(260)을 포함하는 반도체 장치의 입력 보호 회로.
반도체 장치의 입력 보호 회로에 있어서, 제1레벨의 외부 전원 전압을 공급받는 외부 전원 패드와, 상기 외부 전원 패드에 접속되는 제 1 노드와 반도체 기판 영역에 결합되는 제 2 노드를 가지며, 상기 제 1 노드에 인가되는, 상기 제 1 레벨보다 큰 제 2 레벨의 서지 전압에 응답하여 도통되어 상기 제 1 및 제 2 노드를 전기적으로 서로 접속시켜서 상기 반도체 기판 영역의 상기 서지 전압을 흡수하도록 하는 고전압 도통 수단을 포함하며, 상기 반도체 기판 영역은, 접지 전압과 다른 바이어스 전압을 공급받도록 바이어스 전압원에 결합되어 상기 바이어스 전압을 공급받는 반도체 장치의 입력 보호 회로.
제10항에 있어서, 상기 고전압 도통 수단은, 상기 반도체 기판 영역의 표면에 형성되고, 상기 제 1 노드에 접속되며, 또한 상기 반도체 기판 영역과는 다른 도전형을 갖는 제 1 불순물 영역(312)과, 상기 제 1 불순물 영역과 인접해서 이와 간격을 두고 배치되며, 상기 반도체 기판 영역(304)과 동일한 도전형을 갖는 제 2 불순물 영역(314)을 포함하는 반도체 장치의 입력 보호 회로.
제10항에 있어서, 상기 고전압 도통 수단은, 상기 제 1 노드와 반도체 기판 영역 - 상기 반도체 기판 영역은 상기 제 2 노드에 접속됨 - 사이에 형성되는 다른 도전형의 영역에 의해 형성되는 다수 개의 접합면(412, 415, 420, 422)을 포함하는 반도체 장치의 입력 보호 회로.
제10항에 있어서, 상기 고전압 도통 수단은, 상기 제 1 노드에 접속되는 제 1 도전형의 제 1 불순물 영역(412)과, 상기 제 1 불순물 영역의 하부에 접해서 형성되며, 상기 제 1 불순물 영역보다 낮은 불순물 농도를 갖는 제 1 도전형의 제 2 불순물 영역(415)과, 상기 반도체 기판 영역 상의 상기 제 1 및 제 2 불순물 영역 하부에, 상기 제 1 및 제 2 불순물 영역을 둘러싸도록 형성되는 제 2 도전형의 제 3 불순물 영역(420)을 포함하는 반도체 장치의 입력 보호 회로.
반도체 장치의 입력 보호 회로에 있어서, 외부로부터 인가되는 제 1 레벨의 전원 전압을 공급받도록 결합되는 제 1 전원 라인 상의 제 1 전원 노드와, 상기 외부로부터 인가되는 전원 전압에 대응하며 접지 전압과는 다른 전원 전압을 공급받도록 결합되는 제 2 전원 라인 상의 제 2 전원 노드와, 상기 제 1 전원 노드에 결합되는 제 1 노드와, 상기 제 2 전원 노드에 결합되는 제 2 노드를 가지며, 상기 전원 노드에 인가되는, 상기 제 1 레벨보다 큰 제 2 레벨의 전압에 응답하여 도통해서 상기 제 1 및 제 2 노드를 서로 전기적으로 접속시키는 고전압 도통 기구를 포함하며, 상기 고전압 도통 기구는, 상기 제 2 노드에 접속되며, 상기 외부로부터인가되는 전원 전압을 이용하는 회로 소자가 자신의 위에 형성되는 제 1 기판 영역과, 평면 레이아웃 내에 상기 기판 영역과 인접하여 간격을 두고 배열되며 상기 제 2 노드에 접속되는 확산 영역을 구비하는, 반도체 장치의 입력 보호 회로.
제14항에 있어서, 상기 제 1 기판 영역 상에 형성되는 회로 소자는, 상기 외부로부터 인가되는 전원 전압으로부터 내부 전원 전압을 생성하는 내부 전원 전위 발생 수단(720)을 포함하며, 상기 확산 영역(725)은, 상기 내부 전원 전위를 이용하는 내부 회로가 형성되는 영역과 전기적으로 접속되는 반도체 장치의 입력 보호 회로.
제14항에 있어서, 상기 확산 영역(502)은 상기 제 1 기판 영역을 둘러싸도록 형성되는 반도체 장치의 입력 보호 회로.
제14항에 있어서, 상기 확산 영역(555)은 상기 제 1 기판 영역 내에 형성되는 반도체 장치의 입력 보호 회로.
반도체 장치의 입력 보호 회로에 있어서, 외부로부터 인가되는 제 1 레벨의 전원 전압을 공급받도록 결합되는 제 1 전원 라인 상의 제 1 전원 노드와, 상기 외부로부터 인가되는 전원 전압에 대응하며 접지 전압과는 다른 전원 전압을 공급받도록 결합되는 제 2 전원 라인 상의 제 2 전원 노드와, 상기 제 1 전원 노드에 결합되는 제 1 노드와, 상기 제 2 전원 노드에 결합되는 제 2 노드를 가지며, 상기 전원 노드에 인가되는, 상기 제 1 레벨보다 큰 제 2 레벨의 전압에 응답하여 도통해서 상기 제 1 및 제 2 노드를 서로 전기적으로 접속시키는 고전압 도통 기구를 포함하며, 상기 입력 보호 회로 및 상기 반도체 장치는 공통의 반도체 칩 상에 형성되며, 상기 제2노드는 상기 반도체 집에 전기적으로 결합되는 반도체 장치의 입력 보호 회로.
제18항에 있어서, 상기 제2노드는 상기 반도체 칩의 외주를 따라 배치되는 도전 라인(602)을 통해 상기 반도체 칩에 결합되고 또한 상기 칩에 전기적으로 접속되는 반도체 장치의 입력 보호 회로.