KR100417093B1 - 반도체장치 - Google Patents

Abstract

본 발명은 반도체 장치에 관한 것으로서, 출력 트랜지스터가 제 1 도전형의 MOS 출력트랜지스터(11)로 구성되어 있고, 정전파괴 방지회로의 점유면적이 종래의 것과 동등 이하로 또한 정전기 파괴내성이 종래의 것과 동등 이상으로, 더구나 제조프로세서 변경하는 일이 없이 제조할 수 있는 반도체 장치를 제공하는 것이다.

이와 같은 본 발명은 출력단자(15)에 드레인이 접속되고 또한 상기 출력트랜지스터(11)에 대하여서는 병렬의 접속관계로 되어있는 제 2 도전형의 MOS 트랜지스터(13)로, 정전파괴 방지회로를 구성함을 특징으로 한다.

Description

반도체 장치{Semiconductor Device}

본 발명은 반도체 장치에 관한 것으로, 특히 출력단자로부터 출력 트랜지스터로 역류하는 정전기 서지(Surge)를 억제하기 위한 MOS(Metal OxideSemiconductor) 출력 트랜지스터의 정전파괴(Breakdown) 방지회로를 구비하는 반도체 장치에 관한 것이다.

일반적으로 저소비 전력화, 고집적화에 뛰어난 반도체 장치의 일종으로서 CMOS-IC(Complementary MOS-Integrated)가 알려져 있다.

CMOS-IC는 동일 반도체 기판내에 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터를 형성하고 배치하여, 양 MOS 트랜지스터의 드레인을 공통의 배선으로 결선함으로서, 전술한 저소비 전력화와 고집적화를 실현하고 있다.

본 명세서에서는, 1개의 MOS 트랜지스터를 설명함에 있어서, 그 MOS 트랜지스터가 갖고 있는 소스, 드레인 영역중 출력선에 접속되는 측을 드레인이라 칭하고, 전원전압(VDD) 혹은 접지(VSS)에 접속되는 측을 소스라 칭한다. 즉 다시말해서, 캐리어의 입력측을 소스, 출력측을 드레인이라 칭한다. 그렇지만 모든 MOS 트랜지스터에서 캐리어 입력측이 소스이고, 출력측이 드레인이라고 한정되지 않으며 그렇지 않는 경우도 있음을 명기한다.

최근들어, CMOS-IC에 있어서 출력트랜지스터의 정전파괴가 문제되고 있다. 이는 반도체소자의 고속화 및 고집적화가 요구됨에 따라 불순물 확산층이 얕아지고, 소자의 크기가 축소되기 때문에 출력 트랜지스터의 정전파괴가 생기기 쉽게 되어 왔기 때문이다. 그래서, 종래에도 출력 트랜지스터와 같은 도전형이고, 게이트를 오프상태로 한 MOS형의 보호 트랜지스터를 출력 트랜지스터에 대해 병렬로 접속하고 그 보호 트랜지스터에 의한 정전파괴 방지회로를 구성하는 것이 일반적으로 행하여지고 있었다.

CMOS-IC에서 출력 트랜지스터 단독으로는 서지전압(Surge Voltage) 내성을 갖는 소자면적을 충분히 확보할 수 없었다. 이때문에 서지전압에 견딜 수 있게 하기 위한 보호 트랜지스터를 구비하여 정전기 서지를 출력 트랜지스터와 보호 트랜지스터로 나뉘어 흐르게 함으로써 정전파괴 내성(耐性)을 확보하고자 하는 것이었다.

그런데, 반도체소자의 PN 접합에서는 그 접합층의 순방향에 해당하는 정전기 서지(이하, "순방향의 정전기 서지" 라고 명한다.)에 대한 내성에 비하여 역방향에 해당하는 정전기서지(이하, "역방향의 정전기 서지" 라고 명한다.)에 대한 내성이 일반적으로 뒤떨어진다. 그래서, 종래의 기술에 있어서도 출력 트랜지스터의 역방향의 정전기 서지에 대한 내성을 확보하기 위해서는 보호 트랜지스터가 부가되어 있다.

상기 MOS 트랜지스터의 역방향 정전기 서지에 대한 특성은 이하에서 제12도를 참조하여 보다 구체적으로 설명한다. 제12도는 고전압용도를 위한 공정(프로세스)으로 제작한 MOS 트랜지스터에서의 ID-VD 특성 a와, 일반적인 용도를 위한 공정으로 제작한 MOS 트랜지스터에서의 ID-VD 특성 b를 나타내고, 특히 정전 파괴전압(Breakdown Voltage) 근방에서의 특성을 나타내고 있다.

상기 제 12 도에 나타낸 바와 같이, 일반성, 고전압성에 관계없이, MOS 트랜지스터의 드레인과 기판(또는 Well)과의 사이에 구성되는 PN 접합에 역방향 바이어스를 인가하면, 그 바이어스가 소스-드레인 내압(BVsd)을 넘는 시점에서 애벌랜치(Avalanche)현상을 일으켜서 드레인 전류가 흐르기 시작하고, 역 바이어스가 증가됨으로 인하여 부성저항 영역(드레인 전압이 감소되는 한편 드레인전류가 증가하는 영역)에 들어가며, 그 후에 드레인 전압의 미소한 변화에 대하여 드레인전류가 급격히 변화하게 되는 정전압영역의 특성을 나타내게 된다.

따라서, 전술한 제12도에서 알 수 있는 바와같이, MOS 트랜지스터에 있어서 역방향의 정전기서지 전류가 흐르기 시작하는 시점의 전압을 동작개시 전압이라 칭하면, 그것은 전술한 소스-드레인의 내압(BVsd)이 되는 것이다. 또한, 전술한 MOS 트랜지스터에 있어서의 정전파괴는, 많은 서지전류(Surge Current)에 따르는 주울 발열 =(드레인 전류)x(유지전압)에 의해 발생하며, 또한, 이 주울(Joule) 발열량이 클수록 정전파괴의 발생률이 커진다.

여기서, 상기 유지전압은 제12도에서 정전압영역을 나타내는 드레인전압 Vhb 또는 Vha 이다. 상기 유지전압은, 일반적으로 상기 소스-드레인의 내압 BVsd와 정(正)의 상관 관계에 있고, 소스-드레인의 내압 BVsd를 크게 하기 위한 공정(프로세스)으로 제작된 MOS 트랜지스터에서는, 상기 유지전압도 커지게 된다.

이를 바꾸어 말하면, MOS 트랜지스터에 있어서 역방향의 정전기 서지전류가 흐르기 시작하는 전압(동작개시 전압)이 높으면 높을수록 정전파괴가 일어나기 쉽다고 할 수 있다.

따라서, 전술한 종래의 구성으로서는 출력 트랜지스터 및 보호 트랜지스터가 게이트전극의 접속상태만 다를뿐 동일구조로 되어 있기 때문에, 정전기 서지에 대하여 양트랜지스터는 같은 동작을 하게 되는 것을 알 수 있다. 즉, 전술한 출력 트랜지스터 및 보호 트랜지스터는, 역방향의 정전기서지에 대해서도 당연히 같은 동작을 하게 됨을 알 수 있다.

따라서, 종래 구성으로서는, 역방향의 정전기 서지가 출력 트랜지스터의 소스-드레인 내압 BVsd를 넘을 수 있는 크기가 되지 않으면 보호 트랜지스터는 동작하지 않고, 그리고 동작시에는 출력 트랜지스터에도 전술한 유지전압이 가해지기 때문에 출력 트랜지스터의 정전파괴를 초래하게 되는 문제점을 내재하고 있는 것이다.

또한, 상기 정전파괴를 회피하는 하나의 방법으로서, 출력 트랜지스터 및 보호 트랜지스터의 유지전압을 서로 다른 값이 되도록 고안하는 것도 생각되지만, 그것에는 공정변경이란 어려움을 필요로 하게 된다. 따라서, 유지전압 자체를 바꾸어 정전파괴를 방지하기 위해서는 공정변경의 곤란등의 새로운 문제가 생기기 때문에 이 또한 바람직하지 못하다.

또한, 종래 기술은 출력 트랜지스터에 이것과 같은 도전형의 보호 트랜지스터를 병렬로 접속하여 접합면적을 증가시키는 것으로 단위 면적당의 발열량을 억제하여 정전파괴를 방지하는 것이지만, 출력 트랜지스터의 얕은 접합화(淺接合化)든지, 항복전압이 높은 프로세서에도 대응하기 위해서는, 보호트랜지스터의 점유면적의 증대는 피할 수 없고, 결과적으로, 칩단가가 상승해진다는 문제점이 있었다.

왜냐하면, 천접합화에 의해 출력 트랜지스터의 접합이 축소되는 분량 만큼 보호 트랜지스터의 접합면적을 늘릴 필요가 생기며, 또, 항복전압이 높은 프로세스에도 대응하기 위해서는 그 분량 만큼 높게 되는 유지전압에 대처할 수 있는 만큼의 접합면적을 보호 트랜지스터측에서 확보할 필요가 생기기 때문이다.

본 발명의 목적은 출력 트랜지스터의 소스-드레인 내압(항복전압)보다 낮은 역방향의 정전 서지 전압에서 정전 파괴 방지회로의 스위칭소자가 동작되게 하여 상기한 역방향의 정전기 서지가 출력 트랜지스터에 미치지 영향을 최소화시킴으로써, 출력트랜지스터의 정전파괴를 방지할 수 있는 반도체 장치를 제공함에 있다.

본 발명의 다른 목적은, 반도체 장치의 제조공정의 변경 없이 정전파괴 방지회로를 출력트랜지스터의 제조공정과 함께 제조하면서도 기존의 정전파괴 방지회로에 비하여 동등 이상의 정전기 서지에 대한 내성을 가지는 반도체 장치를 제공함에 있다.

본 발명의 또 다른 목적은, MOS트랜지스터 또는 바이폴라 트랜지스터를 보호트랜지스터로 사용하고, 그 보호 트랜지스터의 점유면적의 증가를 억제하면서도 정전파괴에 대한 내성이 우수한 반도체 장치를 제공하는데 있다.

본 발명의 또다른 목적은 MOS 트랜지스터를 출력 트랜지스터로서 구비한 여러가지의 반도체 장치에 적용할 수 있도록 하는데 있다.

본 발명의 또 다른 목적은 반도체 장치의 출력단자에 병렬로 접속된 제1도전형의 제1출력트랜지스터와 제 2 도전형의 제 2 출력 트랜지스터를 출력 트랜지스터로서 사용하는 반도체 장치에서도 상기와 같은 여러 목적들을 달성시킬 수 있도록 한 반도체 장치를 제공함에 있다.

따라서, 본 발명에 의한 반도체 장치는, 반도체 장치의 출력단에 그의 소스/드레인 영역중 어느 한쪽이 접속되어 있고, 상기 소스/드레인 영역중 다른 한쪽이 제 1 전원에 접속되어 있는 제 1 도전형의 출력 트랜지스터와, 정전기 서지 전류에 의한 정전 파괴로부터 상기 출력 트랜지스터를 보호하는 정전파괴 방지회로를 구비하는 반도체 장치에 있어서, 상기 회로는 상기 제 1 전원에 접속된 제 2 도전형의 제 1 불순물층인 제 1 전극, 상기 출력단자에 접속된 제 2 도전형의 제 2 불순물층인 제 2 전극, 및 제 3 전극을 구비하며, 상기 제 1 전원과 출력단자 사이의 상기 출력 트랜지스터에 교차 결합된 제 2 도전형의 반도체 트랜지스터를 구비하는 것을 특징으로 한다.

이와 같이하면, 상기 반도체 장치의 출력단자에 출력 트랜지스터를 중심으로 역방향의 정전기서지가 가해졌을 경우, 이 정전기서지의 전압이 출력 트랜지스터의 항복전압 보다도 낮은 값에서 제 2 도전형의 반도체 스위칭소자가 동작하게 된다. 그 결과, 반도체 장치의 출력 트랜지스터에 있어서 역방향의 정전기서지가 이 출력 트랜지스터에 미치는 나쁜 영향을 종래의 기술보다 경감할 수 있다.

또한, 반도체 장치를 제조할때는, 그 회로구성의 관계로부터 제 2 도전형의 반도체 스위칭소자도 기판의 임의부분에 제작되는 것이 일반적이기 때문에, 이 반도체 장치 제조 프로세스에는 제 2 도전형의 반도체스위칭소자의 제조 프로세스도 당연히 포함된다. 따라서, 정전파괴 방지회로용으로서의 제 2 도전형의 스위칭소자는 특별한 프로세스를 설치하는 것없이 제조할 수 있다.

본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 바람직한 실시예에 대해 상세히 설명하고자 한다. 이 바람직한 실시예를 통해 본 발명의 목적, 특징 및 이점을 보다 잘 이해할 수 있게 된다.

제 1 도는 본 발명 반도체 장치의 제 1 실시 형태의 설명도로서, 출력 트랜지스터가 PMOS인 경우의 설명도.

제 2 도는 본 발명 반도체 장치의 제 1 실시 형태의 다른예의 설명도로서, 출력 트랜지스터가 NMOS인 경우의 설명도.

제 3 도는 본 발명 반도체 장치의 제 2 실시 형태의 설명도로서, 출력 트랜지스터가 PMOS인 경우의 설명도.

제 4 도는 본 발명 반도체 장치의 제 2 실시 형태의 다른예의 설명도로서, 출력 트랜지스터가 NMOS인 경우의 설명도.

제 5 도는 본 발명 반도체 장치의 제 3 실시 형태의 설명도로서, 출력 트랜지스터가 1개인 경우의 설명도.

제 6 도는 본 발명 반도체 장치의 제 3 실시 형태의 다른예의 설명도로서, 출력 트랜지스터가 복수개인 경우의 설명도.

제 7 도는 본 발명 반도체 장치의 제 4 실시 형태의 설명도.

제 8 도는 제 4 실시 형태의 동작 설명도.

제 9 도는 본 발명 반도체 장치의 제 5 실시 형태의 설명도로서, 보호 트랜지스터가 MOS 트랜지스터인 경우의 설명도.

제 10 도는 본 발명 반도체 장치의 제 5 실시 형태의 다른예의 설명도로서, 보호 트랜지스터가 바이폴라 트랜지스터인 경우의 설명도.

제 11 도는 본 발명 반도체 장치를 적용한 예의 설명도.

제 12 도는 본 발명 본 발명 반도체 장치의 과제를 설명하기 위한 도.

제 13 도는 본 발명 반도체 장치의 제 1 실시 형태의 보조 설명도.

* 도면의 주요 부분에 대한 부호의 설명

11 : 제 1 도전형의 MOS형 출력 트랜지스터

13 : 제 2 도전형의 MOS형 트랜지스터

15 : 출력패드(출력단자)

17 : 에미터 및 콜렉터가 제 2 도전형 반도체층으로 구성된 바이폴라 트랜지스터

19 : 저항수단 13x : 소스와 배선금속과의 접속위치

13y : 드레인과 배선금속과의 접속위치

33x : 에미터와 배선금속과의 접속위치

37x : 콜렉터와 배선금속과의 접속위치

이하, 도면을 참조하여 본 발명의 바람직한 몇개의 실시 형태에 관해서 설명한다. 또한, 본 발명은 제 1 도전형의 MOS 트랜지스터를 출력 트랜지스터로서 구비한 여러가지의 반도체 장치에 적용할 수 있다. 그래서, 설명에 사용하는 제1도 내지 제10도는, 특정한 반도체 장치라는 것이 아니고, 제 1 도전형의 MOS 트랜지스터를 출력 트랜지스터로서 구비하는 여러가지의 반도체 장치의 출력회로부분에 착안한 도면이다. 또한, 설명에 사용하는 각 도면에 있어서 같은 구성성분에 관해서는 동일한 번호를 부여하여 표시하고, 그 중복하는 설명을 생략하는 것도 있다. 또한, 이하의 설명에서는 반도체기판으로서 P형의 실리콘기판을 사용한 예를 고려한다.

1. 제 1 실시의 형태(BEST MODE)

제 1 도는 본 발명 반도체 장치의 제 1 실시 형태의 설명에 제공되는 도면으로서, 출력 트랜지스터를 PMOS 트랜지스터(11)로 하고, 본 발명에서 말하는 제 2 도전형의 반도체스위칭소자(이하, "보호 트랜지스터" 라고도 한다.)를 NMOS 트랜지스터(13)로 구성한 예의 설명도이다.

정전기 서지에 대하여 보호의 대상이 되는 출력용의 PMOS 트랜지스터(11)는, 그 드레인(11d)을 반도체 장치의 출력단자라 생각할 수 있는 출력패드(15)에 접속하여, 그의 소스(11s)및 N 웰(Well)을 제 1 전원단자(VDD)에 접속하고, 그의 게이트(11g)를 소정의 신호선(도시하지 않음)에 접속한다.

한편, 보호 트랜지스터인 NMOS 트랜지스터(13)는, 그의 드레인(13d)을 출력패드(15)에 접속하고, 그의 소스(13s)를 제 1 전원단자(VDD)에 접속하고, 그의 게이트(13g)를 이 NMOS 트랜지스터(13)를 통상동작시에 있어서는 오프상태로 할 수 있는 전위, 여기서는 제 2 전원단자(Vss)에 접속하고, 기판을 제 2 전원단자(Vss)에 접속하고 있다. 따라서, 출력 트랜지스터(11)와, 이것에 대해 반대 도전형의 보호 트랜지스터(13)가 출력패드(15)와 제 1 전원단자(VDD)와의 사이에 병렬로 접속되는 구성으로 되어 있다.

상기 제 1 실시 형태의 반도체 장치는, 출력패드(15)에 입력하는 정전기 서지에 대하여 다음과 같은 동작을 한다.

이하에, 제 13 도를 참조하면서 더욱 구체적으로 설명한다. 여기서, 제 13 도에 있어서 c는 PMOS 출력트랜지스터(11)의 역방향 전류 ID-역방향 전압 VD특성을 표시하며, d는 NMOS 보호 트랜지스터(13)의 순방향 전류 ID - 순방향 전압 VD특성을 표시한다.

상기 제 1 실시 형태의 반도체 장치에 있어서, 보호의 대상이 되는 트랜지스터는 PMOS 트랜지스터(11)이고, 또한 이 PMOS 트랜지스터(11)에 있어서 역방향의 정전기 서지가 되는 것은 VDD측에서 보아 부극(負極)의 정전기 서지가 출력패드(15)에 인가되었을때 이다. 상기 출력패드(15)에 부극의 정전기 서지가 인가되었을때 PMOS 트랜지스터(11)의 동작 개시전압은, 제13도에 나타난 바와 같이, 소스-드레인 사이의 항복전압 (이하, BVsd 라 표기한다.)이 된다.

따라서, 보호 트랜지스터로서 본 발명에 관련되는 NMOS 트랜지스터(13)가 혹시 없다고 하면 정전기 서지가 BVsd를 넘는 시점에서 서지전류는 PMOS트랜지스터(11)의 드레인(11d)에서 소스(11s)로 흐르게 된다.

그런데, 상기 정전기 서지는, NMOS 트랜지스터(13)의 드레인(13d)과 기판과의 사이의 PN 접합에 있어서는 순방향이 되기 때문에, 정전파괴 방지회로로서의 동작 개시전압은 NMOS 트랜지스터(13)에 있어서의 PN 접합의 플랫밴드전압(이하, Vf라 표기한다.)이 된다. 여기서, Vf는 기판이 실리콘기판이면 약0.6V이고, 불순물 농도에 따르지 않고 일정하다. 따라서 정전기 서지가 Vf를 넘는 시점에서 서지전류가 NMOS 트랜지스터(13)의 드레인(13d)과 기판사이에 흘러, 그 후 소스(13S)로 흡수된다.

또한, 그 때, Vf〈 BVsd 이므로 서지전류의 거의가 NMOS 트랜지스터(13)를 통해서 흐르게 되기 때문에, 역방향의 정전기 서지에 의한 출력 트랜지스터(11)에의 영향을 종래에 비교하여 현저하게 저감할 수 있다.

또한, 제 13 도에 나타난 바와 같이, NMOS 보호트랜지스터(13)가 없는 경우의 PMOS 출력 트랜지스터(11)의 유지전압을 Vl로 하고, 이 때에 PMOS 트랜 지스터(11)에 흐르는 전류를 I1으로 하고, 이 I1과 같은 전류를 본 발명에 관련되는NMOS 트랜지스터(13)로 흘리게할 수 있는 드레인전압을 V2로 표시하는 것으로 하면, V2〈 Vl 이다. 이것은, 같은 전류를 흘릴때에 발생하는 주울발열(드레인 전압과 전류의 곱)이, NMOS 트랜지스터(13)측에서 작고, PMOS 트랜지스터(11)측에서 커지는 것을 나타내므로, 예컨데, 동일면적의 PMOS와 NMOS가 같은 주울발열로 똑같이 파괴 된다고 한 경우에는, NMOS 트랜지스터가 PMOS 트랜지스터보다도 작은 면적으로 높은 정전기파괴내성을 얻을 수 있는 것을 의미한다.

이상에서 설명한 바와 같이, 전술한 제 1의 실시 형태의 반도체 장치로는, 보호 트랜지스터로서 출력 트랜지스터와는 반대도전형의 MOS 트랜지스터를 사용하였기때문에, 출력 트랜지스터에 있어서 역방향의 정전기 서지에 대한 보호 트랜지스터의 동작 개시전압은, Vf가 된다. 종래 기술에서의 동작 개시전압 BVsd에 비교하여 Vf〈 BVsd 이기때문에, 역방향의 정전기 서지에 대하여서는 출력 트랜지스터 보다도 먼저 보호 트랜지스터가 동작하고, 더구나, 동작중의 드레인에 걸리는 전압도 종래의 동일 도전형 보호 트랜지스터의 유지전압보다도 낮다. 그 결과, 정전파괴발생의 원인이되는 서지전류에 수반되는 주울발열을 억제 할 수 있어 양호한 정전기파괴내성이 얻어지는 것이다.

또한, 본 실시의 형태는, 종래의 CMOS-IC 제조프로세스에 있어서, 제조공정을 추가할필요가 없고, 패턴설계를 변경하는 것만으로 실현할 수 있다는 효과도 있다.

또한, 보호 트랜지스터의 점유면적의 저감이라는 점에 관하여는 이하 같은 실험결과를 얻고 있다. 출력 트랜지스터인 PMOS 트랜지스터(11)의 게이트폭을 40㎛로 하고, 또한, 보호 트랜지스터인 NMOS 트랜지스터(13)의 게이트폭을 80㎛로 하였을 경우의 시료에 대하여, MIL-STD-3015.7로 규격화되어 있는 정전파괴시험을 실시한바, 정전파괴내압 1700V가 실현되었다.

한편, 비교예로서, 종래의 구성, 즉 다시 말해서, 출력및 보호의 양트랜지스터를 PMOS 트랜지스터로 구성하고 또한 양트랜지스터의 합계의 게이트폭을 300㎛로 했을경우의 시료(時料)에 대해, MIL-STD-3015.7로 규격화되어 있는 정전파괴시험을실시한바, 정전파괴내압은 1400V뿐이 였다.

이 결과에서, 본 발명에 의하면, 보호 트랜지스터의 점유면적을 억제 하면서 종래것과 동등이상의 정전파괴내성을 실현할 수 있는 것을 알 수 있다.

또한, 출력 트랜지스터를 NMOS 트랜지스터로 하여, 보호 트랜지스터를 PMOS로 하는 경우도 본 발명은 물론 적용할 수 있고, 그 경우는 제 2 도와 같은 회로구성으로 이룰 수 있다. 즉 보호의 대상이 되는 출력용의 NMOS 트랜지스터(11)는, 그의 드레인(11d)을 반도체 장치의 출력단자라고 생각할 수 있는 출력패드(15)에 접속하여, 그의 소스(11s)및 기판을 제 2 전원선 VSS에 접속하고, 그의 게이트(11g)를 소정의 신호선(도시하지 않음)에 접속한다.

한편, 보호 트랜지스터인 PMOS 트랜지스터(13)는, 그의 드레인(13d)을 출력 패드(15)에 접속하고, 그의 소스(13s)를 제 2 전원선 VSS에 접속하고, 그의 게이트(13g)를, 이 PMOS 트랜지스터(13)를 통상 동작시에 있어서는 오프상태로 할 수있는 전위, 여기서는 제 1 전원단자 VDD에 접속하고, N 웰을 제 1 전원선 VDD에 접속한다.

2. 제 2의 실시 형태

제 3 도는 제 2 실시 형태의 설명에 제공하는 도면이며, 출력 트랜지스터를 PMOS 트랜지스터(11)로 하고, 본 발명에서 말하는 제 2 도전형의 반도체 스위칭 소자(보호 트랜지스터)를 NPN형 바이폴라트랜지스터(17)에 의해 구성한 예의 설명도이다. 상기 출력용의 PMOS 트랜지스터(11)와, 출력패드(15)등의 다른 구성성분과의 접속관계는, 제 1 실시 형태와 동일하다.

한편, 보호 트랜지스터인 NPN 트랜지스터(17)는, 그의 에미터(17e)를 출력 패드(15)에 접속하여, 그의 콜렉터(17C)를 제 1 전원선 VDD에 접속하고, 그의 베이스(17b)를, 이 NPN 트랜지스터(17)를 통상 동작시에 있어서는 오프상태로 하는 전위, 여기서는 제 2 신호선 Vss에 접속하고 있다.

따라서, P형 MOS 트랜지스터로 구성한 출력 트랜지스터(11)와, 에미터 및 콜렉터가 N형 반도체층으로 구성된 NPN 트랜지스터(17)가, 출력패드(15)와 제 1 전원선 VDD와의 사이에 병렬로 접속되는 구성으로 되어있다. 상기 제 2 실시 형태의 반도체 장치로는, 그 출력패드(15)에, 이 출력패드(15)가 부극이되는 정전기 서지가 인가되면, 이 정전기 서지는 NPN 트랜지스터(17)의 에미터와 베이스사이의 PN 접합에 있어서는 순방향이 되기때문에, 이 정전기 서지가 Vf를 넘는 시점에서 NPN 트랜지스터(17)의 에미터와 베이스 사이에 베이스 전류가 흐르게 된다.

또한, 한번 베이스전류가 흘러 NPN 트랜지스터(17)가 도통(ON)하면 에미터와 콜렉터 사이에 콜렉터전류도 흐르게 된다.

상기 콜렉터전류는, 일반적인 NPN 트랜지스터에서 베이스전류의 수배로부터 수 10배로 크기 때문에, 최종적으로 정전기 서지의 거의가 콜렉터 전류로서, 즉 다시말해서, PMOS(11)의 소스로 흡수되는 것이다. 여기서, Vf〈 BVsd 이기때문에 서지전류의 거의가 NPN 트랜지스터(17)를 통해서 흐르고, PMOS 트랜지스터(11)에 흐르지 않는것은 말할 필요도 없다.

이상에서 설명한 바와 같이, 이 제 2의 실시 형태의 반도체 장치로는, 보호 트랜지스터로서, 에미터 및 콜렉터가 출력 트랜지스터와는 반대 도전형의 반도체층으로 구성된 바이폴라트랜지스터를 사용하였기 때문에, 출력트랜지스터에 있어서 역방향의 정전기 서지에 대한 보호 트랜지스터의 동작 개시전압은, Vf 가 된다.

종래 기술에서의 동작 개시전압 BVsd에 비교하여 Vf〈 BVsd 이기때문에, 역방향의 정전기 서지에 대하여서는 출력 트랜지스터보다도 앞서서 보호 트랜지스터가 동작하고, 더구나, 동작중의 유지전압도 종래의 동일 도전형 보호트랜지스터보다도 낮다. 그 결과, 정전파괴발생의 원인이되는 서지전류에 따르는 주울 발열을 억제 할 수 있기때문에 양호한 정전기 파괴내성이 얻어지는 것이다.

또한, 상기 제 2 실시 형태는, 바이폴라트랜지스터를 보호회로에 사용하였기 때문에, 게이트전극이 불필요 하며 따라서 게이트전위를 공급할 필요도 없기 때문에, 제 1 실시 형태보다도 보호 트랜지스터의 점유면적을 축소 할수 있는 효과가 얻어진다.

또한, 출력트랜지스터를 NMOS 트랜지스터로 하여 보호 트랜지스터를 PNP 트랜지스터로 하는 경우에도 본 발명은 물론 적용할 수 있고, 그 경우는, 제4도와 같은 회로구성으로 하면 좋다. 즉 보호의 대상이 되는 출력용의 NMOS 트랜지스터(11)는, 그의 드레인(11d)을 반도체 장치의 출력단자라고 생각할 수 있는 출력패드(15)에 접속하고, 그의 소스(11s)및 기판을 제 2 전원선 VSS에 접속하고, 그의 게이트(11g)를 소정의 신호선(도시하지 않음)에 접속한다.

한편, 보호 트랜지스터인 PNP 트랜지스터(17)는, 그의 에미터(17e)를 출력패드(15)에 접속하고, 그의 콜렉터(17c)를 제 2 전원선 VSS에 접속하고, 그의 베이스(17b)를, 이 PNP 트랜지스터(17)를 통상 동작시에 있어서는 오프상태로 하여얻는 전위, 여기서는 제 1 신호선 VDD에 접속한다.

3. 제 3의 실시 형태

다음에, 병렬의 접속관계로 되어 있는 출력 트랜지스터 및 제 2 도전형의 스위칭소자에 있어서의 출력 트랜지스터측의 계통에, 그 계통에의 정전기 서지전류의 분류를 억제하기위한 저항수단을 구비한 예를 설명한다.

제 5 도는 그의 설명에 제공되는 도면에 있어서 제1도에 나타낸 회로에 이제 3 도의 실시 형태의 사상을 적용한 예 이다. 상기 제 5 도의 예에서는, 출력 트랜지스터(11)의 드레인(11d)을, 보호 트랜지스터(13)의 드레인(13d)과 출력패드(15)와의 접속점 P1에 직접 접속하는 것이 아니고 저항수단(19), 예컨대 저항을 통하여 접속하고 있다.

이와 같이, 보호 트랜지스터(13)의 드레인(에미터)과 출력 트랜지스터의 드레인과의 사이에 저항수단(19)을 삽입하는 것으로서, 출력패드(15)에 인가된 정전기 서지가 출력 트랜지스터(11)로 유입되는 효과를 억제하고, 보호 트랜지스터(13)에 유입하는 효과를 높일 수 있다.

이때문에, 제 1, 제 2 실시 형태에 비해 더한층, 보호 트랜지스터에 의한 출력 트랜지스터의 보호 효과를 높이는 것을 할 수 있다.

또한, 제 3 실시 형태는, 보호의 대상이 되는 출력 트랜지스터의 면적이 작은 경우에 특히 유효하다. 또한, 저항수단(19)의 저항치가 클수록 효과도 크기 때문에, 저항율이 높은 웰 저항 등을 그대로 사용할 수 있기 때문에, 저항을 배치하기 위해서 보호회로 점유면적이 증대해진다는 패턴면적적인 결점이 없다.

또한, 저항수단(19)을 사용한다고 하는 이 생각은, 보호 트랜지스터로서 바이폴라트랜지스터를 사용한 경우(제 3 도 참조)에도 물론 적용할 수 있는 것은 말할 필요도 없다.

또한, 출력패드(15)에 복수개의 출력 트랜지스터가 병렬접속되어 있는 경우는, 저항수단(19)의 삽입위치를, 보호대상인 출력 트랜지스터(11)이외의 출력트랜지스터에 영향이 생기지 않은 위치로 하는 것이 좋다. 그 일례를 제 6 도에 표시한다.

상기 제 6 도의 예로서는, 출력패드(15)에, PMOS 트랜지스터(11)로 구성한 제 1 출력 트랜지스터와, NMOS 트랜지스터로 구성된 제 2의 출력 트랜지스터(21)가 병렬로 접속되어 있다. 그래서, 저항수단(19)은 제 1 및 제 2 출력 트랜지스터(11),(21) 각각의 드레인 끼리의 접속점 P2에서 보아 제 1 출력 트랜지스터(11)측에 설치한다. 제 6 도에서는 PMOS 트랜지스터(11)의 소스(11s)와 제 1 신호선 VDD과의 사이에 저항수단(19)을 설치한 예를 표시하고 있다.

또한, 상기 제 6 도의 예를 대신해서 제 1 출력 트랜지스터(11)의 드레인(11d)에 저항을 접속하고 이 저항의 타단이 접속점 P2가 되는 접속관계로서도 좋다. 이들의 어느 경우도, 저항수단(19)은 출력패드(15)에 접속된 보호대상 이외의 다른 출력 트랜지스터(21)의 구동능력에 영향을 미치게 하지 않기 때문에 바람직하다.

4. 제 4의 실시 형태

다음에, 보호 트랜지스터에 있어서의 정전기 서지전류에 기인하여 발열을 억제하는 구조를 구비한 반도체 장치의 예를 설명한다.

보호 트랜지스터를 바이폴라 트랜지스터로 구성하는 경우는(예컨대 상술한 제 2의 실시 형태의 경우는), 콜렉터 접합면적을 정전기 서지전류에 기인하는 발열을 고려한 면적으로 하는 것이 좋다.

더욱 구체적으로는, 콜렉터 접합면적이 되도록이면 넓어지도록 하는 것이 좋다. 그래서, 상기 제 4 실시 형태로서는, 제 2 실시 형태에서 설명한 NPN 트랜지스터(17)로서 이하에 설명하는 레트럴형(lateral형)의 NPN 트랜지스터를 사용한다.

여기서, 제 7 도 (A) 및 (B)는 그 설명도로서, (A)는 요부평면도, (B)는 (A)도의 I-I선에 따르는 단면도(단지, 단면을 나타내는 해칭은 생략하고 있다.)이다. 즉 다시말해서, P형의 실리콘 기판(31)에 N 형 불순물 확산영역(33)을 설치하여 이것을 에미터로 하고, 이것을 에워싸는 형상으로 베이스용 오믹콘택으로서의 P형 불순물 확산영역(35)을 설치하고, 더욱이 이 영역(35)을 에워싸는 형상으로 N형 불순물 확산영역(37)을 설치하여 이것을 콜렉터로 한다. 여기서 P형실리콘기판(31)이 베이스가 된다. 또한, 제 7A 및 7B도에 있어서 (39)는 필드 산화막 이다.

이러한 구조의 트랜지스터(17)로서는, 콜렉터 베이스 접합계면은 N형불순물 확산영역(37)의 내측경계면(37a)으로 되고, 에미터베이스 접합계면은 N형불순물 확산영역(33)의 외측경계면(33a)으로되기 때문에, 콜렉터 베이스접합은, 정전기서지에 기인하는 발열이 생기기 어려운 충분한 넓이의 면적을 갖은 접합이 된다. 이 콜렉터접합의 면적을 실제로 어느정도로 할것인가 하는 것은 반도체 장치의 설계에 응하여 이론적 혹은 실험적으로 정하면 좋다. 또한, 각각의 불순물 확산영역은 접속공을 통하여 알루미늄으로 대표되는 금속배선층과 전기적으로 접속되고, 최종적으로 외부접속용 본딩패드로부터 외부로 인출된다.

그런데, 보호대상의 PMOS 트랜지스터(11)에 있어서 역방향이 되는 부극의 정전기 서지는, NPN 트랜지스터(17)의 에미터와 베이스 사이의 PN 접합에 있어서는 순방향이 되고, 이 때문에, NPN 트랜지스터(17)의 정전기 서지에 대한 동작 개시전압은 Vf가 되는 것은 이미 설명한 것과 같다.

또한, 정전기 서지 Vf를 넘는 시점에서 NPN 트랜지스터(17)에 베이스전류가 흘러, 더욱, 베이스 전류의 수배로부터 수 10배의 콜렉터 전류가 흐르는 것도 이미 설명한 것과 같다. 여기서, 정전기 서지전압을 Vx로 했을때, NPN 트랜지스터(17)의 각 노드의 전위상태를 간단하게 나타내면 제 8 도와 같이되고, Vx의 거의가 컬렉터와 베이스간의 접합계면에 걸려 있다. 이는, 콜렉터전류가 흐를때에 에미터와 베이스사이에 걸리는 전위차 보다 콜렉터 베이스간에 걸리는 전위차가 훨신더 큰것을 의미하며, 전류와 전압의 곱(續)으로 표시되는 주울발열이 콜렉터 - 베이스접합에 있어서 보다 많이 발생하는 것을 의미한다.

따라서, 상기 제 4 실시 형태로서는, 콜렉터-베이스접합면적을 상기 발열을 고려한 큰 면적으로 되어 있기 때문에, 콜렉터-베이스접합측에 많이 발생하는 주울 발열을 보다 큰 접합면에서 흘릴 수가 있다. 즉 다시말해서, 접합면적을 크게한 것으로, 결과적으로 단위면적당의 주울발열동을 저감시킬수가 있기 때문에, 양호한 정전기 파괴내성이 얻어지는 것이다.

특히, 상기 제 4 실시 형태는, 원형의 바이폴라트랜지스터를 보호 트랜지스터에 사용하는 경우에 있어서 보호 트랜지스터의 점유면적 증가를 억제하면서, 정전기파괴내성에 우수한 반도체 장치를 제작할 수 있는 효과가 있다.

또한, 상기에서는 레트럴형의 바이폴라트랜지스터를 보호트랜지스터로서 사용하는 예를 설명하였지만, 콜렉터접합면적을 정전기 서지에 기인하는 발열을 고려한 면적으로 한다고 하는 사상은, 종형의 바이폴라트랜지스터를 보호트랜지스터로서 사용하는 경우에도 물론 적용할 수 있다.

5. 제 5의 실시 형태

다음에, 정전파괴방지에 있어서 더우기 배선금속의 구성원소의 영향도 고려한 예를 설명한다.

5-1. 제 1의 예

보호 트랜지스터를 출력 트랜지스터와는 반대도전형의 MOS 트랜지스터로 하는 경우는, 반도체 장치의 출력단자에 접속된 소스-드레인영역이 아닌 측의 소스-드레인 영역과 이에 접속되는 배선금속과의 접속위치로부터 이 소스-드레인 영역의 게이트 측단부까지의 거리를, 정전기 서지전류에 의한 발열에 기인하는 배선금속구성원소의 확산의 영향을 받기 어려운 거리로 하는 것이 좋다.

제 9 도의 (A) 및 (B)에 그 구체예가 도시되어 있다.

여기서, 제 9 도의 (A)는 제 1 도에 표시한 것과 같은 반도체 장치의 회로도이고, 제 9 도의 (B)는 보호 트랜지스터인 NMOS 트랜지스터(13)의 부분의, 실리콘 기판에서의 실제 배치도 이다. 또한, 상기 제9도의 (B)에 있어서, (13x)는 소스(13s)와 VDD용 배선과의 접속위치(실제는 콘택트홀부분)을 표시하며, (13y)는드레인(13d)과 VSS용 배선과의 접속위치를 표시한다.

상기 제 9 도에 표시한예의 경우는 소스(13s)가 반도체 장치의 출력단자에 접속된 소스-드레인 영역이 아닌 측의 소스-드레인영역에 해당한다.

따라서, 소스 (13S)와 VDD용 배선과의 접속위치(13x)에서 이 소스(13S)의 게이트(13g)측의 단부까지의 거리 x를, 정전기 서지전류에 의한 발열에 기인하는 배선금속구성원소의 확산의 영향을 받기 어려운 거리로 한다.

이 거리 x는 설계에 응하여 이론적 혹은 실험적으로 정하면 좋다. 여기서, 거리 x는, 드레인(13d)과 VSS용 배선과의 접속위치(13y)에서 이 드레인(13d)의 게이트(13g)측의 끝부까지의 거리 y 보다 큰 바람직한 거리로 되어 있다.

정전파괴에 있어서는, 콘택트홀 근방의 배선금속이 주울발열에 의해 용융하고 기판으로 확산하여, 이 용융금속의 확산이 PN 접합계면을 넘는 시점에서 파괴하게 된다. MOS 트랜지스터의 경우, PN 접합계면은, 소스(13s)및 드레인(13d) 각각의 게이트(13g) 측단부에 존재하고, 제 9 도의 (B)를 참조하면 소스측의 접합계면은 제 9 도 (B)속의 S, 드레인측의 접합계면은 같은 도면중의 D에 각각 대응한다.

또한, 서지전류가 NMOS 트랜지스터(13)의 소스-드레인 사이를 흐를때, 제 8 도를 사용하여 설명한것과 같은 이유에 의해, 드레인-기판간 접합계면보다도 소스-기판간 접합계면에서 보다 많이 발열한다.

따라서, 소스(13s)와 배선과의 접속위치(13x)에서 게이트전극까지의 거리, 즉 다시말해서, 소스-기판간 접합계면까지의 거리 x를 크게 잡는 것은, 발열개소로부터 용융대상물을 멀게하는것과, 배선금속이 용융한 경우에 용융금속이 접합계면을 넘어서 확산할때 까지 보다 많은 서지전류를 필요하는 것의 2개의 효과가 얻어지게 되므로, 그 결과, 양호한 정전파괴내성이 얻어진다.

상기 제 5 실시 형태에 의하면 제 1 예는, 보호 트랜지스터로서 MOS 트랜지스터를 사용하는 경우에 보호 트랜지스터의 점유면적의 증가를 억제하면서, 정전파괴내성에 우수한 반도체 장치를 제작할 수 있는 것이다.

5-2. 제 2의 예

또한, 보호 트랜지스터를 바이폴라 트랜지스터로 하는 경우는, 콜렉터와 이에 접속되는 배선금속과의 접속위치로부터 콜렉터접합까지의 거리를, 정전기 서지전류에 의한 발열에 기인하는 배선금속 구성원소의 확산의 영향을 받기 어려운 거리로 하는 것이 좋다.

그 구체적인 예를 제 10 도의 (A) 및 (B)를 참조하여 설명한다. 여기서, 제 10 도의 (A)는 상술한 레트럴형의 NPN 트랜지스터의 평면도, (B)는 그 Q부분의 확대도 이다. 상기 제 10 도의 (B)의 예로서는, 콜렉터를 구성하는 N형불순물 확산영역(37)과 이에 접속되는 배선금속(도시하지 않음)과의 접속위치(37x)(실제는 콘택트홀)로부터 콜렉터접합(37a)까지의 거리 L1를, 정전기 서지전류에 의한 발열에 기인하는 배선금속구성원소의 확산의 영향을 받기 어려운 거리로 하고 있다.

이 거리 L1는 반도체 장치의 설계에 따라 이론적 혹은 실험적으로 정하면 좋다. 여기서, 거리 L1는, 에미터를 구성하는 N형불순물 확산영역(33)과 이에 접속되는 배선금속(도시하지 않고)과의 접속위치(33x)에서 에미터접합(33a)까지의 거리 L2 보다 큰 바람직한 거리로 되어 있다.

정전파괴에 있어서는, 배선금속접속위치근방의 배선금속이 주울발열에 의해 용융하고 더우기 기판으로 확산하여, 이 용융금속의 확산이 접합계면을 넘는 시점에서 비회복성의 고장, 즉, 파괴가 된다. 또한, 보호 트랜지스터가 바이폴라트랜지스터인 경우는, 제8도를 사용하고 전술한것과 같이, 서지전류에 기인하는 발열은, 에미터베이스 접합계면 보다도 콜렉터-베이스 접합계면에서 보다 많이 생긴다.

따라서, 콜렉터측의 콘택트홀과 콜렉터-베이스접합계면 사이의 거리를 크게 잡는 것은, 발열개소로부터 용융대상물을 멀리하는 것과, 가령 배선금속이 용융한 경우에도 용융금속이 접합계면을 넘어서 확산할때까지, 보다 많은 서지전류를 필요로 한다는 2개의 효과가 있고, 그 결과, 양호한 정전파괴내성이 얻어지는 것이다.

이 예의 경우도 바이폴라트랜지스터로 이루어지는 보호 트랜지스터의 점유면적의 증가를 억제하면서, 정전파괴내성에 우수한 반도체 장치를 제작할 수 있는 것이다.

6. 적용예

본 발명은, 제 1 도전형의 MOS 트랜지스터를 출력트랜지스터로서 구비한 여러가지의 반도체 장치에 적용할 수 있다는 것을 앞에서 설명하였다. 그 적용예의 하나를 제 11 도에 표시했다. 제 11 도는 반도체 기억장치의 한가지 종류인 DRAM(Dynamic Random Access Memory)에 적용한 예이다.

DRAM(40)은, 다수의 메모리셀(41a)를 갖은 메모리셀어레이부(41)와, 내부회로부(43)와, 출력회로부(45)를 구비하고 있다. 메모리셀 어레이부(41)와, 내부회로부(43)와의 구성은 본 발명의 설명에 관계가 없기때문에 그 설명을 생략한다. 출력회로부(45)는 PMOS 트랜지스터 및 NMOS 트랜지스터의 2개의 출력트랜지스터(11)를 구비한 부분에 관해서 표시하고 있다. 그리고, PMOS 트랜지스터로 구성된 출력트랜지스터에는 NMOS 트랜지스터로 구성된 보호 트랜지스터가, 또한, NMOS 트랜지스터로 구성된 출력트랜지스터에는 PMOS 트랜지스터로 구성된 보호트랜지스터가, 상술한 본 발명에 관련되는 소정의 접속관계로 접속하고 있다.

이 적용예에 의하면, 보호트랜지스터의 점유면적이 증가되는 것이 없고, 또한, 제조프로세스를 변경하는 것이 없으며, 정전파괴내성은 종래의 기술과의 동등 이상의 DRAM을 실현할 수 있다. 그리고, 본 발명의 특정한 실시예가 설명 및 도시되었지만, 여러수정이 가능하므로 본 발명은 이것에 제한되지 않음을 알 수 있다.

그러므로, 본원에 기재되었으며 청구된 원리의 진정한 정신 및 범위내에 일치하는 본 발명 및 모든 수정이 커버될 수 있음을 알 수 있다.

상술한 설명으로부터 분명한 것은, 본 발명의 반도체 장치에 의하면 출력단자에 소스-드레인영역의 한편이 접속되어 있는 제 1 도전형의 MOS 출력트랜지스터를 구비한 반도체 장치에 있어서, 상기 출력단자에 일단이 접속되고 또 상기 출력트랜지스터에 대하여서는 병렬의 접속관계로 되며, 게이트(또는 베이스)가 일반 동작시 오프상태로 할수 있는 전위에 접속된 제 2 도전형의 반도체스위칭소자로 정전파괴 방지회로(보호트랜지스터)를 구성하고 있다.

이 때문에, 이 반도체 장치의 출력단자에 출력트랜지스터에 역방향의 정전기서지가 가해진 경우, 이 정전기서지의 전압이 출력트랜지스터의 항복전압 보다도낮은 값에서 제 2 도전형의 반도체스위칭소자가 동작하게 된다. 이때문에, 출력 트랜자스터에 있어서 역방향의 정전기서지가 이 출력트랜지스터에 미치는것을 종래보다 저감할 수 있다.

또한, 동작전압이 낮은 분량만큼 반도체스위칭소자면적은 좁아도 된다.

또한, 이 반도체스위칭소자는, 이 반도체 장치의 원래의 제조프로세스로 제작할 수 있다. 이때문에, 보호 트랜지스터의 점유면적이 증가되는 일이없고, 또한, 제조프로세스를 변경하는 것이 없으며, 정전파괴내성이 종래으것과 동등이상의 반도체 장치를 제공할 수 있다.

Claims (14)

1. 반도체 장치의 출력단자에 그의 소스/드레인 영역중 어느 한쪽이 접속되고, 상기 소스/드레인 영역중 다른 한쪽이 전원에 접속되어 있는 제 1 도전형의 출력 트랜지스터와, 정전기 서지 전류에 의한 정전 파괴로부터 상기 출력 트랜지스터를 보호하는 정전파괴 방지회로를 구비하는 반도체 장치에 있어서,

   상기 제 1 도전형의 출력 트랜지스터는 드레인이 출력단자에 접속되어 있는 PMOS 출력 트랜지스터이고,

   상기 정전파괴 방지회로는 제1 전극인 소스가 상기 제 1 전원에 접속되고, 제 2 전극인 드레인이 상기 출력단자에 접속되며, 자신을 통상 동작시에 있어서는 오프상태로 할 수 있는 제 2 전원에 제 3 전극인 게이트가 접속되고, 상기 제 1 전원과 출력단자 사이의 PMOS 출력 트랜지스터에 교차 결합된 제 2 도전형의 NMOS 반도체 트랜지스터를 보호 트랜지스터로 구비하는 것을 특징으로 하는 반도체 장치.
2. 제 1 항에 있어서,

   상기 제 1 도전형의 출력 트랜지스터는 소스가 제 2 전원에 접속되어 있는 NMOS 출력 트랜지스터이고,

   상기 정전파괴 방지회로는 제 2 전극인 드레인이 상기 출력단자에 접속되고, 제 1 전극인 소스가 상기 제 2 전원에 접속되며, 자신을 통상 동작시에 있어서는 오프상태로 할 수 있는 제 1 전원에 제 3 전극인 게이트가 접속되고, 상기 제 2 전원과 출력단자 사이의 상기 NMOS 출력 트랜지스터에 교차 결합된 제 2 도전형의 PMOS 반도체 트랜지스터를 보호 트랜지스터로 구비하는 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서,

   상기 제 1 도전형의 출력 트랜지스터는 드레인이 출력단자에 접속되어 있는 PMOS 출력 트랜지스터이고,

   상기 정전파괴 방지회로는 제 1 전극인 콜렉터가 상기 제 1 전원에 접속되고, 제 2 전극인 에미터가 상기 출력단자에 접속되며, 자신을 통상 동작시에 있어서는 오프상태로 할 수 있는 상기 제 2 전원에 제 3 전극인 베이스가 접속되고, 상기 제 1 전원과 출력단자 사이의 PMOS 출력 트랜지스터에 교차 결합된 제 2 도전형의 NPN형 바이폴라 트랜지스터를 보호 트랜지스터로 구비하는 것을 특징으로 하는 반도체 장치.
4. 제 1 항에 있어서,

   상기 제 1 도전형의 출력 트랜지스터는 소스가 제 2 전원에 접속되어 있는 NMOS 출력 트랜지스터이고,

   상기 정전파괴 방지회로는 제 1 전극인 콜렉터가 상기 제 2 전원에 접속되고, 제 2 전극인 에미터가 상기 출력단자에 접속되며, 자신을 통상 동작시에 있어서는 오프상태로 할 수 있는 상기 제 1 전원에 제 3 전극인 베이스가 접속되고, 상기 제 2 전원과 출력단자 사이의 NMOS 출력 트랜지스터에 교차 결합된 제 2 도전형의 PNP형 바이폴라 트랜지스터를 보호 트랜지스터로 구비하는 것을 특징으로 하는 반도체 장치.
5. 제 1 항에 있어서,

   상기 반도체 장치는 반도체 기억 장치인 것을 특징으로 하는 반도체 장치.
6. 제 1 항에 있어서, 상기 제 2 도전형의 NMOS 반도체 트랜지스터인 보호 트랜지스터가 교차 결합된 제 1 도전형의 PMOS 출력 트랜지스터에는 제 2 전극인 드레인이 상기 제 1 도전형의 PMOS 출력 트랜지스터의 드레인과의 접속점에 접속되어 상기 제 1 도전형의 PMOS 출력 트랜지스터와 함께 출력단자에 병렬접속되는 제 2 도전형의 NMOS 출력 트랜지스터를 더 구비한 것을 특징으로 하는 반도체 장치.
7. 제 1 항에 있어서, 상기 제 2 도전형의 NMOS 반도체 트랜지스터의 제 2 전극인 드레인과 제 1 도전형의 PMOS 출력 트랜지스터의 제 2 전극인 드레인이 출력단자와 접속하는 접속점 사이에는 상기 제 1 도전형의 PMOS 출력 트랜지스터로의 정전기 서지전류가 입력되는 것을 억제하기 위한 저항수단이 배치되는 것을 특징으로 하는 반도체 장치.
8. 제 3 항에 있어서, 상기 제 1 도전형의 PMOS 출력 트랜지스터의 제 2 전극인드레인과 상기 제 2 도전형의 NPN형 바이폴라 트랜지스터의 제 2 전극인 에미터가 출력단자에 접속하는 접속점 사이에는 상기 제 1 도전형의 PMOS 출력 트랜지스터로의 정전기 서지전류가 입력되는 것을 억제하기 위한 저항수단이 배치되는 것을 특징으로 하는 반도체 장치.
9. 제 6 항에 있어서, 상기 제 1 도전형의 PMOS 출력 트랜지스터의 제 1 전극인 소스와 제 1 전원 사이에는 상기 제 1 도전형의 PMOS 출력 트랜지스터와 제 2 도전형의 NMOS 출력 트랜지스터로의 정전기 서지전류가 입력되는 것을 억제하기 위한 저항수단이 배치되는 것을 특징으로 하는 반도체 장치.
10. 제 6 항에 있어서, 상기 제 1 도전형의 PMOS 출력 트랜지스터의 제 2 전극인 드레인과 제 2 도전형의 NMOS 출력 트랜지스터의 제 2 전극인 드레인이 상기 제 1 도전형의 PMOS 출력 트랜지스터의 드레인과 접속하는 접속점 사이에는 상기 제 1 도전형의 PMOS 출력 트랜지스터와 제 2 도전형의 NMOS 출력 트랜지스터로의 정전기 서지전류가 입력되는 것을 억제하기 위한 저항수단이 배치되는 것을 특징으로 하는 반도체 장치.
11. 제 1 항 또는 제 2 항에 있어서,

    상기 보호 트랜지스터는 상기 출력단자에 접속된 소스-드레인 영역 이외의 소스-드레인 영역과 거기에 접속된 도전층 사이의 접속위치로부터 상기 소스-드레인 영역내의 게이트의 일측까지의 거리가 정전기 서지전류에 의한 발열에 기인하는 도전층의 확산에 의한 영향을 받지 않는 거리로 되어 정전기 서지전류에 의한 발열을 감소시키는 구조를 구비한 것을 특징으로 하는 반도체 장치.
12. 제 3 항 또는 제 4 항에 있어서,

    상기 보호 트랜지스터는 발열을 고려하여 설계된 콜렉터 접합면적을 가지고, 콜렉터와 상기 콜렉터에 접속된 도전층과의 접속위치로부터 콜렉터 영역의 내측까지의 거리가 정전기 서지전류에 의한 발열에 기인하는 금속배선의 확산에 의한 영향을 받지 않는 거리로 되어 정전기 서지전류에 의한 발열을 감소시키는 구조를 구비한 것을 특징으로 하는 반도체 장치.
13. 제 1 항 또는 제 2 항에 있어서,

    상기 보호 트랜지스터의 게이트의 폭은 상기 출력 트랜지스터의 게이트의 폭보다 넓은 것을 특징으로 하는 반도체 장치.
14. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

    상기 제 3 전극은 정전기 서지전류가 존재하지 않을 때, 상기 보호 트랜지스터가 오프상태에 있도록 하는 전위에 접속되어 있는 것을 특징으로 하는 반도체 장치.