KR100713935B1 - 반도체 메모리 장치의 정전기 방전 보호 회로 및 정전기방전 보호 방법 - Google Patents

반도체 메모리 장치의 정전기 방전 보호 회로 및 정전기방전 보호 방법 Download PDF

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Abstract

본 발명은 정전기로부터 내부 회로 소자들의 게이트 산화막을 보호하기 위한 정전기 보호 회로를 개시한다. 이 회로는, ESD 테스트시 전원 패드(100)와 접지 패드(300) 사이에 연결된 ESD 보호부(500,600)의 구동 전압의 합이 내부 회로(400)에 구비되는 소자들의 게이트 산화막 파괴 전압보다 큰 경우 ESD 보호부(600)의 구조를 변경하거나 ESD 보호부(700)를 추가함으로써, 정전기로부터 내부 회로(400) 소자들의 게이트 산화막을 보호한다.

Description

반도체 메모리 장치의 정전기 방전 보호 회로 및 정전기 방전 보호 방법{ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT AND ELECTROSTATIC DISCHARGE PROTECTION METHOD OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 반도체 메모리 장치에서 정전기 방전 보호 회로의 구성을 나타내는 회로도.
도 2는 일반 테스트시 도 1의 전원 클램프 소자(GGN1)의 특성을 측정한 그래프.
도 3은 정전기 방전 테스트시 도 1의 전원 패드(10)와 접지 패드(30) 사이에 걸리는 전압(V1) 및 전류(I1) 특성을 측정한 그래프.
도 4는 테스트 장비를 이용하여 게이트 산화막 두께(GOT)에 따른 내부 회로(40) 소자들의 게이트 산화막 파괴 전압(TLP-BVOX)을 측정한 그래프.
도 5는 본 발명의 실시 예에 따른 정전기 방전 보호 회로를 포함하는 반도체 메모리 장치의 일부를 나타내는 블럭도.
도 6은 전원 패드(100)와 접지 패드(200,300) 사이에 연결되는 일반적인 정전기 방전 보호 회로의 일 예를 나타내는 회로도.
도 7a는 도 6의 정전기 방전 보호 회로의 구조를 변경한 일 예를 나타내는 회로도.
도 7b는 도 6의 정전기 방전 보호 회로의 구조를 변경한 다른 예를 나타내는 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 정전기로부터 내부 회로 소자들의 게이트 산화막을 보호하기 위한 반도체 메모리 장치의 정전기 보호 회로에 관한 것이다.
반도체 기술이 점점 고집적화됨에 따라 메모리 칩 사이즈가 계속 작아지고, 이로 인해 정전기로부터 메모리 내부 회로를 보호하기 위한 정전기 방전(Electro-Static Discharge : ESD, 이하 ESD라고 함) 보호 회로 설계는 더욱 어려워지고 있다.
또한, 메모리 칩의 동작을 향상시키기 위해 반도체 메모리 장치의 내부 회로 소자의 게이트 산화막 두께가 점차 얇아지며, 이에 따라 내부 회로 소자들의 게이트 산화막 파괴 전압이 점점 작아지고 있다.
따라서, 이러한 얇은 게이트 산화막을 보호하기 위해 ESD 보호 소자들의 구동 전압이 게이트 산화막 파괴 전압보다 더욱 작도록 설계해야 하는 어려움이 있다.
즉, 도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치에서 전원 패드(10)와 접지 패드(20) 사이에는 ESD 보호를 위한 전원 클램프 소자(GGN1)와 디커 플링(Decoupling)용 캐패시터(C1)가 병렬로 연결되고, 접지 패드들(20,30) 사이에는 ESD 보호를 위한 전원 클램프 소자(GGN2)가 연결된다. 이때, 접지 패드(20)와 접지 패드(30)에는 각각 다른 레벨의 접지 전압이 공급된다.
이러한 구성을 갖는 반도체 메모리 장치 중 얇은 게이트 산화막을 사용하는 고속 및 고집적 반도체 메모리 장치에 구비된 ESD 보호 회로(50)는 정전기 발생시 전원 패드(10)와 접지 패드(30) 사이에 걸리는 전압이 전원(VDD)을 사용하는 내부 회로(40)에 구비되는 소자들의 게이트 산화막 파괴 전압만큼 상승하여 낮은 정전기 전압에 의한 불량 발생 가능성이 증가하는 문제점이 있다.
예를 들어, 도 2에 도시된 바와 같이, 스냅백(Sanpback) 전류 전압 특성 곡선을 볼 수 있는 테스트 장비인 TLP(Transmission Line Pulse) 장비를 이용하여 도 1의 ESD 보호 회로(50)의 특성을 측정할 경우, ESD 보호 회로(50)의 구동 전압(Vt1)은 약 7.2V로 측정되었다고 가정해 보자.
이 상태에서, ESD 테스트시 TLP 장비를 이용하여 도 1의 전원 패드(10)와 접지 패드(30) 사이에 걸리는 전압 및 전류 특성을 측정할 경우, 도 3의 실선으로 표기된 바와 같이, 전원 패드(10)와 접지 패드(30) 사이의 전압(V1)이 약 10V로 측정되었고, 도 3의 점선으로 표기된 바와 같이, 전압(V1)이 약 8.5V일 때 전원 패드(10)와 접지 패드(30) 사이에 누설 전류(I1)가 발생하였다.
여기서, ESD 테스트시 전원 패드(10)와 접지 패드(30) 사이의 전압(V1)이 약 8.5V일 때 전원 패드(10)와 접지 패드(30) 사이에 누설 전류(I1)가 발생하는 것은 내부 회로(40) 소자들의 게이트 산화막이 파괴되었음을 의미한다.
이 결과는, 도 4에 도시된 바와 같이, TLP 장비를 이용하여 내부 회로(40) 소자들의 게이트 산화막 파괴 전압(TLP-BVOX)을 측정할 경우, 35Å의 게이트 산화막 두께(GOT)를 갖는 내부 회로(40) 소자들의 게이트 산화막 파괴 전압(TLP-BVOX)이 약 8V로 측정된 것을 통하여 알 수 있다.
이와 같이, 종래의 반도체 메모리 장치는 정전기가 발생할 때 ESD 보호 회로(50)의 구동 전압이 상승하며, 이러한 구동 전압의 상승은 이종 접지 패드(20,30) 사이에 연결되는 전원 라인의 저항(R1)과 전원 패드(10)와 접지 패드(20) 사이에 연결되는 캐패시터(C1)에 의해 발생한다.
즉, 아래의 표 1에 도시된 바와 같이, 전원 라인의 저항(R1)이 0.5Ω이고 캐패시터(C1)가 1nF인 경우, ESD 보호 회로(50)의 구동 전압(Vt1)은 정전기가 발생하더라도 약 7.6V로 거의 변화가 없다.
R1 = 0.5Ω R1 = 3.0Ω
C1 = 1nF C1 = 10nF C1 = 30nF C1 = 1nF C1 = 10nF C1 = 30nF
Vt1 7.6V 7.8V 8.0V 8.1V 9.3V 10.6V
It1 0.19A 0.62A 1.06A 0.19A 0.62A 1.06A
여기서, 'It1'은 전원 패드(10)와 접지 패드(30) 사이에 흐르는 전류를 나타낸다.
하지만, 전원 라인의 저항(R1)이 3.0Ω이고 캐패시터(C1)가 30nF인 경우, ESD 보호 회로(50)의 구동 전압(Vt1)은 약 10.6V로 상승한다.
이러한 전원 라인의 저항(R1)과 캐패시터(C1)의 영향으로 인하여 정전기가 발생할 때 ESD 보호 회로(50)의 구동 전압(Vt1)이 내부 회로(40) 소자들의 게이트 산화막 전압보다 상승할 수 있으며, 이로 인해 정전기에 의하여 내부 회로(40) 소자들의 얇은 게이트 산화막이 파괴될 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 정전기 발생시 전원 패드와 서로 다른 접지 전압이 인가되는 접지 패드들 사이에 연결되는 ESD 보호 회로의 구동 전압이 내부 회로 소자들의 게이트 산화막 파괴 전압보다 작게 설계되었는지 측정한 후, 이를 만족하지 않으면 ESD 보호 회로를 수정 설계함으로써 정전기로부터 내부 회로 소자들을 보호함에 있다.
상기한 바와 같은 목적을 달성하기 위한 전원 패드와 제 1 및 제 2 접지 패드로부터 각각 내부 동작에 필요한 전원 전압과 서로 다른 레벨의 접지 전압인 제 1 및 제 2 접지 전압을 공급받는 내부 회로에 대한 정전기 유입을 방지하는 정전기 방전 보호 회로는, 상기 전원 패드와 상기 제 2 접지 패드 사이에 연결되며, 상기 전원 패드와 상기 제 2 접지 패드 간에 제 1 정전기 방전 경로를 제공하는 제 1 정전기 방전 보호부; 및 상기 제 1 및 제 2 접지 패드 사이에 연결되며, 상기 제 1 및 제 2 접지 패드 간에 제 2 정전기 방전 경로를 제공하는 제 2 정전기 방전 보호부;를 포함하며, 정전기 방전 테스트시 상기 제 1 정전기 방전 보호부의 구동 전압이 상기 내부 회로에 구비되는 소자들의 게이트 산화막 파괴 전압보다 클 때, 상기 전원 패드와 상기 제 1 접지 패드 간에 제 3 정전기 방전 경로를 제공하는 제 3 정전기 방전 보호부가 추가 연결됨을 특징으로 한다.
상기 구성에서, 상기 제 3 정전기 방전 보호부는, 상기 정전기 방전 테스트시 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압의 합이 상기 내부 회로 소자들의 게이트 산화막 파괴 전압보다 클 때와, 상기 정전기 방전 테스트시 상기 제 1 정전기 방전 보호부의 동작 시점에서 흐르는 전류와 상기 전원 패드에 연결된 라인 저항에 의한 전압 강하가 상기 내부 회로 소자들의 게이트 산화막 파괴 전압에서 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압을 뺀 값보다 클 때, 상기 전원 패드와 상기 제 1 접지 패드 사이에 연결됨이 바람직하다.
상기 구성에서, 상기 제 3 정전기 방전 보호부는 상기 제 1 정전기 방전 보호부보다 낮은 구동 전압을 가짐이 바람직하다.
상기 구성에서, 상기 제 3 정전기 방전 보호부는 게이트와 일단이 상기 제 1 접지 패드에 공통으로 연결되고 타단이 상기 전원 패드에 연결되는 최소한 하나 이상의 MOS 트랜지스터형 전원 클램프 소자로 구성됨이 바람직하다.
상기 구성에서, 상기 MOS 트랜지스터형 전원 클램프 소자가 두 개 이상 연결될 때, 상기 각 MOS 트랜지스터형 전원 클램프 소자는 상기 전원 패드와 상기 제 1 접지 패드 사이에 병렬로 연결됨이 바람직하다.
상기 구성에서, 상기 각 MOS 트랜지스터형 전원 클램프 소자는 게이트와 일단이 상기 제 1 접지 패드에 공통으로 연결되고 타단이 상기 전원 패드에 연결됨이 바람직하다.
상기 구성에서, 상기 제 1 정전기 방전 보호부는 게이트와 일단이 상기 제 2 접지 패드에 공통으로 연결되고 타단이 상기 전원 패드에 연결되는 NMOS 트랜지스 터형 전원 클램프 소자로 구성됨이 바람직하다.
상기 구성에서, 상기 제 2 정전기 방전 보호부는 게이트와 일단이 상기 제 1 접지 패드에 공통으로 연결되고 타단이 상기 제 2 접지 패드에 연결되는 NMOS 트랜지스터형 전원 클램프 소자임이 바람직하다.
상기 구성에서, 상기 제 2 정전기 방전 보호부는 상기 정전기 방전 테스트시 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압의 합이 상기 내부 회로 소자들의 게이트 산화막 파괴 전압보다 클 때와, 상기 정전기 방전 테스트시 상기 제 1 정전기 방전 보호부의 동작 시점에서 흐르는 전류와 상기 전원 패드에 연결된 라인 저항에 의한 전압 강하가 상기 내부 회로 소자들의 게이트 산화막 파괴 전압에서 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압을 뺀 값보다 클 때, 캐소드가 상기 제 1 접지 패드에 연결되고, 애노드가 상기 제 2 접지 패드에 연결되는 최소한 하나 이상의 다이오드 소자로 구성됨이 바람직하다.
상기 구성에서, 상기 다이오드 소자가 두 개 이상 연결될 때 상기 각 다이오드 소자는 상기 제 1 접지 패드와 상기 제 2 접지 패드 사이에 병렬로 연결됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 반도체 메모리 장치의 정전기 방전 보호 방법은, 전원 패드와 제 1 및 제 2 접지 패드로부터 각각 전원 전압과 서로 다른 레벨의 접지 전압인 제 1 및 제 2 접지 전압을 공급받는 내부 회로에 정전기가 유입되는 것을 방지하기 위해, 상기 전원 패드와 상기 제 2 접지 패드 사이에 병렬로 제 1 정전기 방전 보호부를 연결하고, 상기 제 1 및 제 2 접지 패드 사이에 제 2 정전기 방전 보호부를 연결하는 제 1 단계; 정전기 방전 테스트시 정전기에 해당하는 교류 전류를 인가한 후, 상기 제 1 정전기 방전 보호부의 구동 전압과 상기 내부 회로에 구비되는 소자들의 게이트 산화막 파괴 전압을 측정하는 제 2 단계; 및 상기 측정된 제 1 정전기 방전 보호부의 구동 전압이 상기 내부 회로에 구비되는 소자들의 게이트 산화막 파괴 전압보다 클 때, 상기 제 1 정전기 방전 보호부의 구동 전압을 하강시키기 위해 상기 전원 패드와 상기 제 1 접지 패드 사이에 제 3 정전기 방전 보호부를 추가로 연결하는 제 3 단계;를 포함함을 특징으로 한다.
상기 방법에서, 상기 제 3 단계는, 상기 정전기 방전 테스트시 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압의 합이 상기 내부 회로 소자들의 게이트 산화막 파괴 전압보다 클 때와, 상기 제 1 정전기 방전 보호부의 동작 시점에서 흐르는 전류와 상기 전원 패드에 연결된 라인 저항에 의한 전압 강하가 상기 내부 회로 소자들의 게이트 산화막 파괴 전압에서 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압을 뺀 값보다 클 때, 상기 제 3 정전기 방전 보호부를 추가로 연결함이 바람직하다.
상기 방법에서, 상기 제 3 단계는 상기 측정된 제 1 정전기 방전 보호부의 구동 전압이 상기 내부 회로에 구비되는 소자들의 게이트 산화막 파괴 전압보다 클 때, 상기 제 1 정전기 방전 보호부보다 낮은 구동 전압을 가진 상기 제 3 정전기 방전 보호부를 추가 연결함이 바람직하다.
상기 방법에서, 상기 제 3 단계는 상기 측정된 제 1 정전기 방전 보호부의 구동 전압이 상기 내부 회로에 구비되는 소자들의 게이트 산화막 파괴 전압보다 클 때, 상기 제 3 정전기 방전 보호부로서 게이트와 일단이 상기 제 1 접지 패드에 공통으로 연결되고 타단이 상기 전원 패드에 연결되는 최소한 하나 이상의 MOS 트랜지스터형 전원 클램프 소자를 사용함이 바람직하다.
상기 방법에서, 상기 제 1 및 제 3 단계는 상기 정전기 방전 테스트시 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압의 합이 상기 내부 회로 소자들의 게이트 산화막 파괴 전압보다 클 때와, 상기 제 1 정전기 방전 보호부의 동작 시점에서 흐르는 전류와 상기 전원 패드에 연결된 라인 저항에 의한 전압 강하가 상기 내부 회로 소자들의 게이트 산화막 파괴 전압에서 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압을 뺀 값보다 클 때, 상기 제 2 정전기 방전 보호부로서 캐소드가 상기 제 1 접지 패드에 연결되고 애노드가 상기 제 2 접지 패드에 연결되는 최소한 하나 이상의 다이오드 소자를 사용함이 바람직하다.
이하, 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 살펴보기로 한다.
본 발명의 실시 예로서 도 5의 블럭도가 개시되며, 실시 예는 ESD 테스트시 전원 패드(100)와 접지 패드들(200,300) 사이에 연결된 ESD 보호부(500,600)의 구동 전압의 합이 내부 회로(400)에 구비되는 소자들의 게이트 산화막 파괴 전압보다 큰 경우 ESD 보호부(600)의 구조를 변경하거나 ESD 보호부(700)를 추가함으로써, 정전기로부터 내부 회로(400) 소자들의 게이트 산화막을 보호한다.
구체적으로, 도 5의 실시 예는 전원 패드(100)와 접지 패드(300) 사이에 연 결되는 내부 회로(400), 전원 패드(100)와 접지 패드(200) 사이에 연결되어 정전기 방전 경로를 제공하는 ESD 보호부(500), 전원 패드(100)와 접지 패드(200) 사이에 연결되는 디커플링용 캐패시터(C2), 및 접지 패드들(200,300) 사이에 연결되어 정전기 방전 경로를 제공하는 ESD 보호부(600)를 포함한다. 이때, 접지 패드(200)와 접지 패드(300)에는 각각 다른 레벨의 접지 전압이 공급된다.
그리고, 전원 패드(100)와 접지 패드(300) 사이에 병렬로 연결되는 최소한 하나 이상의 전원 클램프 소자로 구성되는 정전기 보호부(600)가 추가 구성될 수 있으며, ESD 보호부(600)는 접지 패드들(200,300) 사이에 병렬로 연결되는 최소한 하나 이상의 전원 클램프 소자 또는 다이오드로 구성될 수 있다.
이때, 도 6에 도시된 바와 같이, ESD 보호부(500)가 전원 클램프 소자(GGN3)로 구성되고, ESD 보호부(600)가 전원 클램프 소자(GGN4)로 구성될 경우, 본 발명의 실시 예는 ESD 테스트시 전원 패드(100)와 접지 패드(300) 사이에 걸리는 전압과 내부 회로(400) 소자들의 게이트 산화막 파괴 전압을 비교한다.
여기서, 전원 클램프 소자들(GGN3,GGN4)은 각각 게이트와 일단이 공통 노드로 연결된 NMOS 트랜지스터이며, ESD 테스트시 TLP 장비와 같은 테스트 장비를 이용하여 전원 클램프 소자들(GGN3,GGN4)의 구동 전압과 내부 회로(400) 소자들의 게이트 산화막 파괴 전압을 측정한다.
그리고, 도 6과 같이 구성된 회로에서 ESD 테스트시 전원 패드(100)와 접지 패드(300) 사이의 전압은 아래와 같은 수학식 1로 구할 수 있다.
V2 = Vt2_1 + I2 * R2 + Vt2_2
여기서, 'V2'는 전원 패드(100)와 접지 패드(300) 사이에 걸리는 전압을 나타내고, 'Vt2_1'는 전원 클램프 소자(GGN3)의 구동 전압을 나타내며, 'I2'는 전원 클램프 소자(GGN3)가 동작하는 시점에서 전원 패드(100)와 접지 패드(300) 사이에 흐르는 전류를 나타낸다.
그리고, 'R2'는 접지 패드(200)와 접지 패드(300) 사이를 연결하는 전원 라인에 걸리는 저항을 나타내고, 'Vt2_2'는 전원 클램프 소자(GGN4)의 구동 전압을 나타낸다.
이와 같이, 도 6의 회로에서 전원 패드(100)와 접지 패드(300) 사이의 전압은 수학식 1과 같이 표현될 수 있으며, ESD 테스트시 아래의 수학식 2a 및 2b와 같은 조건을 만족하지 못하는 경우 본 발명의 실시 예는 ESD 보호부(600)의 구조를 변경하거나 ESD 보호부(700)를 추가한다.
Vt2_1 + Vt2_2 < BVox
It2 * R2 < Bvox - Vt2_1 - Vt2_2
여기서, 'BVox'는 내부 회로(400) 소자들의 게이트 산화막 파괴 전압을 나타낸다.
즉, 수학식 2a는 전원 클램프 소자들(GGN3,GGN4)의 구동 전압의 합이 내부 회로(400) 소자들의 게이트 산화막 파괴 전압보다 작은 경우를 나타낸다.
또한, 수학식 2b는 전원 클램프 소자(GGN3)가 동작하는 시점에서 전원 패드(100)와 접지 패드(300) 사이에 흐르는 전류와, 접지 패드(200)와 접지 패드(300) 사이를 연결하는 전원 라인에 걸리는 저항에 의한 전압 강하가, 내부 회로 소자들의 게이트 산화막 파괴 전압에서 전원 클램프 소자들(GGN3,GGN4)의 구동 전압을 뺀 값보다 작은 경우를 나타낸다.
이러한 수학식 2a 및 2b를 만족하지 못하는 경우, 본 발명의 실시 예는 아래와 같이 ESD 보호부(600)의 구조를 변경하거나 ESD 보호부(700)를 추가한다.
일 예로, 본 발명의 실시 예는 도 7a에 도시된 바와 같이, 전원 패드(100)와 접지 패드(300) 사이에 최소한 하나 이상의 전원 클램프 소자(GGN5)를 가진 ESD 보호부(700)를 추가로 연결한다. 이때, 추가 연결되는 전원 클램프 소자(GGN5)는 게이트와 일단이 접지 패드(300)에 공통으로 연결되고, 타단이 전원 패드(100)에 연결되는 NMOS 트랜지스터로 구성될 수 있으며, 두 개 이상의 전원 클램프 소자(GGN5)가 추가 연결되는 경우 각 전원 클램프 소자(GGN5)는 전원 패드(100)와 접지 패드(300) 사이에 병렬로 연결된다.
다른 예로, 본 발명의 실시 예는 도 7b에 도시된 바와 같이, 도 6의 접지 패드들(200,300) 사이에 연결된 전원 클램프 소자(GGN4)를 최소한 하나 이상의 다이오드(D)로 대체한다. 이때, 다이오드(D)의 캐소드가 접지 패드(300)에 연결되고 애노드가 접지 패드(200)에 연결되며, 두 개 이상의 다이오드(D)가 연결되는 경우 각 다이오드(D)는 접지 패드들(200,300) 사이에 병렬로 연결된다.
또 다른 예로, 본 발명의 실시 예는 접지 패드들(200,300) 사이를 연결하는 전원 라인의 길이를 최소화하거나, 저항이 작은 금속 배선을 전원 라인으로 사용하는 등의 방법으로 전원 라인의 저항(R2)을 감소시킨다.
이와 같이, 본 발명의 실시 예는 ESD 테스트시 전원 패드(100)와 접지 패드(300) 사이에 걸리는 전압, 즉, ESD 보호부(500,600)의 구동 전압의 합이 내부 회로(400)에 구비되는 소자들의 게이트 산화막 파괴 전압보다 작은 경우, 도 6의 회로를 그대로 사용한다.
그리고, 본 발명의 실시 예는 ESD 테스트시 정전기 보호부(500,600)의 구동 전압의 합이 내부 회로(400)에 구비되는 소자들의 게이트 산화막 파괴 전압보다 큰 경우, 7a 및 도 7b와 같이 ESD 보호부(600)의 구조 변경, ESD 보호부(700) 추가, 및 접지 패드들(200,300) 사이를 연결하는 전원 라인의 저항(R2)을 줄이는 방법 등들 중 최소한 하나 이상의 방법을 사용하여 ESD 보호부(500,600)의 구동 전압을 내부 회로(400)에 구비되는 소자들의 게이트 산화막 파괴 전압 이하로 만들어준다.
따라서, 본 발명의 실시 예는 ESD 테스트시 정전기 보호부(500,600)의 구동 전압의 합이 내부 회로(400)에 구비되는 소자들의 게이트 산화막 파괴 전압보다 큰 경우 ESD 보호부(600)의 구조 변경, ESD 보호부(700) 추가, 및 접지 패드들(200,300) 사이를 연결하는 전원 라인의 저항(R2) 감소 등을 최소한 하나 이상 수행함으로써, 정전기에 의한 내부 회로(400)의 불량을 줄일 수 있는 효과가 있다.
또한, 본 발명의 실시 예는 ESD 테스트를 통하여 사전에 정전기 보호부(500,600)의 구동 전압의 합이 내부 회로(400)에 구비되는 소자들의 게이트 산화막 파괴 전압보다 작도록 구조를 변경함으로써, 메모리 칩이 완성된 후 정전기에 의한 불량을 개선하기 위한 비용을 절감할 수 있는 동시에 개발 기간을 단축할 수 있는 효과가 있다.
이와 같이, 본 발명은 ESD 테스트시 전원 패드와 서로 다른 레벨의 접지 전압이 공급되는 접지 패드들 사이에 연결되는 정전기 방전 보호 회로의 구동 전압이 상기 전원 패드로부터 전원을 공급받는 내부 회로의 게이트 산화막 파괴 전압보다 상승하는 경우, 상기 정전기 방전 보호 회로의 구조를 변경함으로써 정전기에 의한 내부 회로의 불량을 줄일 수 있는 효과가 있다.
또한, 본 발명의 실시 예는 ESD 테스트를 통하여 설계 전에 상기 정전기 방전 보호 회로의 구조를 변경함으로써, 메모리 칩이 완성된 후 정전기에 의한 불량을 개선하기 위한 비용을 절감할 수 있는 동시에 개발 기간을 단축할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (15)

  1. 전원 패드와 제 1 및 제 2 접지 패드로부터 각각 내부 동작에 필요한 전원 전압과 서로 다른 레벨의 접지 전압인 제 1 및 제 2 접지 전압을 공급받는 내부 회로에 대한 정전기 유입을 방지하는 정전기 방전 보호 회로에 있어서,
    상기 전원 패드와 상기 제 2 접지 패드 사이에 연결되며, 상기 전원 패드와 상기 제 2 접지 패드 간에 제 1 정전기 방전 경로를 제공하는 제 1 정전기 방전 보호부; 및
    상기 제 1 및 제 2 접지 패드 사이에 연결되며, 상기 제 1 및 제 2 접지 패드 간에 제 2 정전기 방전 경로를 제공하는 제 2 정전기 방전 보호부;를 포함하며,
    정전기 방전 테스트시 상기 제 1 정전기 방전 보호부의 구동 전압이 상기 내부 회로에 구비되는 소자들의 게이트 산화막 파괴 전압보다 클 때, 상기 전원 패드와 상기 제 1 접지 패드 간에 제 3 정전기 방전 경로를 제공하는 제 3 정전기 방전 보호부가 추가 연결됨을 특징으로 하는 정전기 방전 보호 회로.
  2. 제 1 항에 있어서,
    상기 제 3 정전기 방전 보호부는, 상기 정전기 방전 테스트시 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압의 합이 상기 내부 회로 소자들의 게이트 산화막 파괴 전압보다 클 때와, 상기 정전기 방전 테스트시 상기 제 1 정전기 방전 보호부의 동작 시점에서 흐르는 전류와 상기 전원 패드에 연결된 라인 저항에 의한 전압 강하가 상기 내부 회로 소자들의 게이트 산화막 파괴 전압에서 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압을 뺀 값보다 클 때, 상기 전원 패드와 상기 제 1 접지 패드 사이에 연결됨을 특징으로 하는 정전기 방전 보호 회로.
  3. 제 1 항에 있어서,
    상기 제 3 정전기 방전 보호부는 상기 제 1 정전기 방전 보호부보다 낮은 구동 전압을 가짐을 특징으로 하는 정전기 방전 보호 회로.
  4. 제 1 항에 있어서,
    상기 제 3 정전기 방전 보호부는 게이트와 일단이 상기 제 1 접지 패드에 공통으로 연결되고 타단이 상기 전원 패드에 연결되는 최소한 하나 이상의 MOS 트랜지스터형 전원 클램프 소자로 구성됨을 특징으로 하는 정전기 방전 보호 회로.
  5. 제 4 항에 있어서,
    상기 MOS 트랜지스터형 전원 클램프 소자가 두 개 이상 연결될 때, 상기 각 MOS 트랜지스터형 전원 클램프 소자는 상기 전원 패드와 상기 제 1 접지 패드 사이에 병렬로 연결됨을 특징으로 하는 정전기 방전 보호 회로.
  6. 제 5 항에 있어서,
    상기 각 MOS 트랜지스터형 전원 클램프 소자는 게이트와 일단이 상기 제 1 접지 패드에 공통으로 연결되고 타단이 상기 전원 패드에 연결됨을 특징으로 하는 정전기 방전 보호 회로.
  7. 제 1 항에 있어서,
    상기 제 1 정전기 방전 보호부는 게이트와 일단이 상기 제 2 접지 패드에 공통으로 연결되고 타단이 상기 전원 패드에 연결되는 NMOS 트랜지스터형 전원 클램프 소자로 구성됨을 특징으로 하는 정전기 방전 보호 회로.
  8. 제 1 항에 있어서,
    상기 제 2 정전기 방전 보호부는 게이트와 일단이 상기 제 1 접지 패드에 공통으로 연결되고 타단이 상기 제 2 접지 패드에 연결되는 NMOS 트랜지스터형 전원 클램프 소자임을 특징으로 하는 정전기 방전 보호 회로.
  9. 제 1 항에 있어서,
    상기 제 2 정전기 방전 보호부는 상기 정전기 방전 테스트시 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압의 합이 상기 내부 회로 소자들의 게이트 산화막 파괴 전압보다 클 때와, 상기 정전기 방전 테스트시 상기 제 1 정전기 방전 보호부의 동작 시점에서 흐르는 전류와 상기 전원 패드에 연결된 라인 저항에 의한 전압 강하가 상기 내부 회로 소자들의 게이트 산화막 파괴 전압에서 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압을 뺀 값보다 클 때, 캐소드가 상기 제 1 접 지 패드에 연결되고, 애노드가 상기 제 2 접지 패드에 연결되는 최소한 하나 이상의 다이오드 소자로 구성됨을 특징으로 하는 정전기 방전 보호 회로.
  10. 제 9 항에 있어서,
    상기 다이오드 소자가 두 개 이상 연결될 때 상기 각 다이오드 소자는 상기 제 1 접지 패드와 상기 제 2 접지 패드 사이에 병렬로 연결됨을 특징으로 하는 정전기 방전 보호 회로.
  11. 전원 패드와 제 1 및 제 2 접지 패드로부터 각각 전원 전압과 서로 다른 레벨의 접지 전압인 제 1 및 제 2 접지 전압을 공급받는 내부 회로에 정전기가 유입되는 것을 방지하기 위해, 상기 전원 패드와 상기 제 2 접지 패드 사이에 병렬로 제 1 정전기 방전 보호부를 연결하고, 상기 제 1 및 제 2 접지 패드 사이에 제 2 정전기 방전 보호부를 연결하는 제 1 단계;
    정전기 방전 테스트시 정전기에 해당하는 교류 전류를 인가한 후, 상기 제 1 정전기 방전 보호부의 구동 전압과 상기 내부 회로에 구비되는 소자들의 게이트 산화막 파괴 전압을 측정하는 제 2 단계; 및
    상기 측정된 제 1 정전기 방전 보호부의 구동 전압이 상기 내부 회로에 구비되는 소자들의 게이트 산화막 파괴 전압보다 클 때, 상기 제 1 정전기 방전 보호부의 구동 전압을 하강시키기 위해 상기 전원 패드와 상기 제 1 접지 패드 사이에 제 3 정전기 방전 보호부를 추가로 연결하는 제 3 단계;를 포함함을 특징으로 하는 반 도체 메모리 장치의 정전기 방전 보호 방법.
  12. 제 11 항에 있어서,
    상기 제 3 단계는, 상기 정전기 방전 테스트시 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압의 합이 상기 내부 회로 소자들의 게이트 산화막 파괴 전압보다 클 때와, 상기 제 1 정전기 방전 보호부의 동작 시점에서 흐르는 전류와 상기 전원 패드에 연결된 라인 저항에 의한 전압 강하가 상기 내부 회로 소자들의 게이트 산화막 파괴 전압에서 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압을 뺀 값보다 클 때, 상기 제 3 정전기 방전 보호부를 추가로 연결함을 특징으로 하는 반도체 메모리 장치의 정전기 방전 보호 방법.
  13. 제 11 항에 있어서,
    상기 제 3 단계는 상기 측정된 제 1 정전기 방전 보호부의 구동 전압이 상기 내부 회로에 구비되는 소자들의 게이트 산화막 파괴 전압보다 클 때, 상기 제 1 정전기 방전 보호부보다 낮은 구동 전압을 가진 상기 제 3 정전기 방전 보호부를 추가 연결함을 특징으로 하는 반도체 메모리 장치의 정전기 방전 보호 방법.
  14. 제 11 항에 있어서,
    상기 제 3 단계는 상기 측정된 제 1 정전기 방전 보호부의 구동 전압이 상기 내부 회로에 구비되는 소자들의 게이트 산화막 파괴 전압보다 클 때, 상기 제 3 정 전기 방전 보호부로서 게이트와 일단이 상기 제 1 접지 패드에 공통으로 연결되고 타단이 상기 전원 패드에 연결되는 최소한 하나 이상의 MOS 트랜지스터형 전원 클램프 소자를 사용함을 특징으로 하는 반도체 메모리 장치의 정전기 방전 보호 방법.
  15. 제 11 항에 있어서,
    상기 제 1 및 제 3 단계는 상기 정전기 방전 테스트시 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압의 합이 상기 내부 회로 소자들의 게이트 산화막 파괴 전압보다 클 때와, 상기 제 1 정전기 방전 보호부의 동작 시점에서 흐르는 전류와 상기 전원 패드에 연결된 라인 저항에 의한 전압 강하가 상기 내부 회로 소자들의 게이트 산화막 파괴 전압에서 상기 제 1 및 제 2 정전기 방전 보호부의 구동 전압을 뺀 값보다 클 때, 상기 제 2 정전기 방전 보호부로서 캐소드가 상기 제 1 접지 패드에 연결되고 애노드가 상기 제 2 접지 패드에 연결되는 최소한 하나 이상의 다이오드 소자를 사용함을 특징으로 하는 반도체 메모리 장치의 정전기 방전 보호 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100713935B1 (ko) * 2006-04-14 2007-05-07 주식회사 하이닉스반도체 반도체 메모리 장치의 정전기 방전 보호 회로 및 정전기방전 보호 방법
JP2008010667A (ja) * 2006-06-29 2008-01-17 Mitsumi Electric Co Ltd 半導体装置
US8077439B2 (en) * 2008-04-17 2011-12-13 Broadcom Corporation Method and system for mitigating risk of electrostatic discharge for a system on chip (SOC)
WO2014108715A1 (en) * 2013-01-10 2014-07-17 Freescale Semiconductor, Inc. Ground-loss detection circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0216764A (ja) * 1988-05-05 1990-01-19 Natl Semiconductor Corp <Ns> 静電気放電集積回路保護装置
JPH09148903A (ja) * 1995-11-21 1997-06-06 Oki Electric Ind Co Ltd 半導体装置
JP2002305254A (ja) 2001-04-05 2002-10-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20030059483A (ko) * 2001-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 메모리장치의 결함구제방법 및 반도체 메모리장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5671111A (en) * 1995-10-30 1997-09-23 Motorola, Inc. Apparatus for electro-static discharge protection in a semiconductor device
US6521893B2 (en) * 1997-08-01 2003-02-18 Is2 Research Inc. Method and apparatus for improving image quality in positron emission tomography
JP4256544B2 (ja) * 1998-08-25 2009-04-22 シャープ株式会社 半導体集積回路の静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路
US6556398B1 (en) * 1999-10-05 2003-04-29 Winbond Electronics Corporation Voltage tolerance ESD protection circuit
KR100713935B1 (ko) * 2006-04-14 2007-05-07 주식회사 하이닉스반도체 반도체 메모리 장치의 정전기 방전 보호 회로 및 정전기방전 보호 방법
US20080080107A1 (en) * 2006-09-29 2008-04-03 Huaya Microelectronics, Ltd. ESD protection for integrated circuits with multiple power domains

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0216764A (ja) * 1988-05-05 1990-01-19 Natl Semiconductor Corp <Ns> 静電気放電集積回路保護装置
JPH09148903A (ja) * 1995-11-21 1997-06-06 Oki Electric Ind Co Ltd 半導体装置
JP2002305254A (ja) 2001-04-05 2002-10-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20030059483A (ko) * 2001-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 메모리장치의 결함구제방법 및 반도체 메모리장치

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