JPH0216764A - 静電気放電集積回路保護装置 - Google Patents

静電気放電集積回路保護装置

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JPH0216764A
JPH0216764A JP1112784A JP11278489A JPH0216764A JP H0216764 A JPH0216764 A JP H0216764A JP 1112784 A JP1112784 A JP 1112784A JP 11278489 A JP11278489 A JP 11278489A JP H0216764 A JPH0216764 A JP H0216764A
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JP
Japan
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transistor
gate
substrate
esd
integrated circuit
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JP1112784A
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Bernard D Miller
バーナード・デイル・ミラー
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National Semiconductor Corp
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） 静電気放電（ＥＳＤ）は、摩擦等によって発生する静的
な蓄積が物体に加えられた状態での現象である。その物
体がＳ積回路（ＩＣ）であるときは、デバイス（装置）
の部分は、永久に損傷（ダメージ）を受けることになり
うる。ＥＳＤは何千ボルトものパルスからなるので、数
１０ピコファラッド（ｐＦ）のキャパシタンスの放電を
しばしば含んでいるそのダメージは非常に高いものとな
り得る。ＥＳＤに対する１個のＩＣの許容度の試験では
、１５０ｐＦのキャパシタを制御された可変電圧（典型
的には１から２ＫＶ）にまで充電し、そしてそれを、１
，５Ωの抵抗を介してＩＣの種々のピンに結合する。そ
の信号入力、′出力ビンは、ＥＳＤからのダメージに最
も敏感な代表的なものである。そのキャパシタ充電は、
ダメージが生じるまで増大し、その値が保持される。Ｅ
ＳＤ抵抗は、ＩＣが損傷なく耐えることができる充電電
圧の最大値に関するものとなる。
損傷が生じたとき何が起こり得るかについて、いくつか
の破壊メカニズムが明らかになっている。
この放電エネルギーはＩＣが組み立てられたシリコンを
溶かし得るものである。それはまた、２酸化シリコンの
絶縁を破壊しうる。ここで、ＭＯＳトランジスタのゲー
ト酸化膜破壊が最初に生じることはよくあることで、こ
れは、この酸化物がＩＣ内で最も薄いからである。更に
、金属と内部接続されたアルミの溶解をひき起し、また
、ポリシリコン導体を蒸発させる。前記のふるまいは通
常そのＩＣを破壊させる。しかし、低いＥＳＤレベルに
おいて、ＰＮ接合が低下するので、漏れ電流が許容でき
ないレベルにまで増加することになる。従って、ＥＳＤ
限界は許容される動作レベルと関係するものである。
第１図は、保護されるべきＣＭＯＳゲートすなわちＮ０
７回路を示す、このような回路は、一般に、商用の７４
ＨＣデバイスシリーズに見られる。
そのゲート９は、各々十ＶＣＣと接地を表わす電源端子
１０．１１によって動作する。入力端子１２に印加され
た信号は、出力端子１３に反転されて出力される。Ｐチ
ャンネルトランジスタ１４はＮチャンネルトランジスタ
１５とともにＣＭＯＳインバータを形成する。トランジ
スタ１４と１５のゲートは、素子１６〜２２によって保
護される。
抵抗１６は、ふつう約２００Ωの典型的な値を有するポ
リシリコン抵抗である。ダイオード１７は、入力端子１
２が＋■ＣＣラインの電位よりダイオド１個分の電圧上
昇が加えられたときは、クランプを形成して導通する。
従って、５ボルトのＶＣＣを仮定すると、ダイオード１
５は、抵抗１６の右側端（図示の）を約５．６ｖにクラ
〉・プすることになる（３００″にで）。
抵抗１８は、実際はダイオード１９のカソードを形成す
る拡散抵抗である。ダイオード１９は端子１２に接地よ
りダイオード１個分の電圧降下が加えられたとき、導通
して入力ゲートをクランプすることになる。従って、ゲ
ートは約−〇、６ｖにクランプされる。
上記クランプレベルは十分に低いのでトランジスタ１４
と１５のゲートは完全に保護される。
素子２０〜２２は、出力端子１３に関連した保護を提供
する。出力端子１３にｖＣＣラインの電位よりダイオー
ド１個分の電圧上昇が加えられたとき、ダイオード２０
は導通し、出力をクランプすることになる。端子１３が
接地よりダイオード１個分の電圧降下が加えられたとき
、ダイオード２１は導通し、約−〇、６Ｖ　（３００″
にテ＞４：：振幅をクランプする。ダイオード２２は端
子１０と１１間の反対極性の電位の印加をクランプする
ためのものである。それは、その反対極性の電位が約０
．６　Ｖ　（３００°にで）を超えたとき導通する。
通常の回路動作においては、印加された電位は、ダイオ
ード１７．１９と素子２０〜２２を逆バイアスする。こ
の状態においてこれらのダイオードによって生じる分流
は無視される。第１図の回路は、上記したテストをすれ
ば２０００Ｖ以上のＥＳＤに対して保護されるだろう。
もう１つのよく知られたゲート保護回路はＢｏｒｒｏｒ
等による再発行特許２７，０７２号に記載されている。
開示された実施例において、Ｐチャネルトランジスタが
動作中のＰチャネルトランジスタを保護するために用い
られる。従って、−ＶＤＤ電源は、接地レベルでの十電
源端子と共に用いられる。
該実施例（第１図）は、通常のＦＥＴが、入力端子と保
護されるゲートの間に直列抵抗としてつながれる。ＦＥ
Ｔのソースによって形成されたダイオードは入力端子と
接地間にある。このデバイスのゲートはＶＤＤに接続さ
れるので正常にバイアスされそして相対的に低い抵抗値
の抵抗として動作するであろう、入力端子に接地よりダ
イオード１つ分の降下が加えられたとき、ダイオードに
関連したＦＥＴはクランプする。入力端子にＶＤＤより
１しきい値電圧の範囲内の高い電圧が加えられるとき、
入力を保護されるゲートから切り離すために、そのトラ
ンジスタはオフすることになる。
その第２の実施例（第２図）では、シャントＦＥＴは直
列接続された降下抵抗と共に用いられる。
ジャントＦＥＴは、厚いゲート酸化膜を用い、そのドレ
インはそのゲートに接続される。そのような構造のもの
は保護されるＭＯ３ｈラントランジスタゲート酸化膜を
もつ）のしきい値電圧より高いしきい１ｉ！！電圧をも
つが、そのしきい値は薄い酸化膜の破壊電圧よりかなり
低いものである。したがって高い電圧が入力端子に印加
されたとき、厚い酸化膜ＦＥＴはターンオンして導通し
、電圧は直列抵抗を介して降下されることになる。正常
な回路動作のもとでは、厚い酸化膜ＦＥＴ−は非導通で
あり、したがって、何の影響もおよぼさないだろう。
上記先行技術例に見られ得るように、クランプ電位は正
負対称的でない。この状態は、バイアス電圧が電源端子
間に存在するときさらに悪化する。
対称的で電源電圧に関係しない保護回路を提供すること
が望まれることになる。
（発明の要約） この発明の目的は、電源電圧に関係しない対称的な応答
特性を有するＥＳＤ保護回路を提供することである。
この発明の更なる目的は、保護回路の通常の動作をそこ
なわないＥＳＤ保護回路を提供することである。
これら及び他の目的は以下のようにして達成される。こ
の回路は好ましくは共通基板に組み立てられた３つの同
じ導電性のＭＯＳＦＥＴを有する。
基板はＣＭＯＳｆＷ造中のＰウェルが適当である。
第１のトランジスタは保護される回路に接続されたゲー
トとドレイン及び接地されたソースを有する。第２のト
ランジスタは、アースに接続されたゲートとドレイン及
び保護される回路に接続されたソースを有する。第３の
トランジスタは接地されたソースと保護される回路に接
続されたゲートと共通基板に接続されたドレインを有す
る。これら３つのトランジスタは、そのゲートの下に厚
い（フィールド）酸化膜を用いるので、それらは相対的
に高いしきい値電圧を有する。したがって、通常の回路
の状態のものでは３つのすべてのデバイスは非導通であ
り、保護される回路にほとんどあるいは全く影響がない
であろう。
Ｎチャネルトランジスタであるならば、入力ラインが正
となり、その電位がそのトランジスタのしきい値を超え
ると、第１のトランジスタはターンオンする。その導通
は保護される回路のラインをそのしきい値の電位にクラ
ンプする。第１のトランジスタが導通すると、第３のト
ランジスタらまた導通し、その導通は、基板の電位を接
地近くにさせる。このことは、入力電圧がそのしきい値
を超えている限り第１のトランジスタを導通のままにし
ておくことを保証する。
入力ラインがしきい値に対して負になると、第２のトラ
ンジスタのソースを接地以下に引き下けるので第２のト
ランジスタはオンし、入力ライン上の電荷を接地に流す
。入力ラインが負になると、第２のトランジスタ中の基
板ダイオードに対するソースが順方向にバイアスされる
ので、共通基板は、ライン電圧のダイオード１個の降下
の範囲内まで引き下げられる。この作用は、基板に逆バ
イアスを印加することになるので第１と第３のトランジ
スタは、オフのままとなり、第２のトランジスタのしき
い値電圧は、その通常値に維持されることになる。
上記記載から、第１と第３のトランジスタは、放電電流
を流しそして、したがってかなり大きく作られるべきで
あることが明らかである。第３のトランジスタは基板を
クランプするためだけ用いられるので、比較的に小さく
作ることができる。
（発明の開示） 第２図は本発明の回路の概略図である。３個のＮチャネ
ルメタルオキサイド半導体（ＭＯＳ）トランジスタ２４
〜２６は第３図に示すように共通の基板に形成される０
図示された基板は、ＣＭ　Ｏ３ｔｉｌｌ　３ＦＥに共通
しているように、Ｎタイプウェハ２９の中槽Ｐウェル２
８である。Ｎ＋拡散３０は、ウェハ２９に対しオーミン
ク接続を形成しバイアスのために＋ＶＣＣに接続される
。Ｐ＋拡散３１は、Ｐウェル２８へのオーミック接続を
形成し、共通のトランジスタ基板すなわちバックゲート
接続となる回路節点２７を有する。
トランジスタ２６のゲートとトランジスタ２５のソース
とともにトランジスタ２４のゲートとドしインは保護さ
れる回路に接続された保護すべきラインに接続される。
トランジスタ２４．２６のソースはトランジスタ２５の
ゲート及びトレインとともに接地に接続される。トラン
ジスタ２６のドレインは、共通基板すなわちバックゲー
トの接続である回路節点２７に接続される。
図示されていないが、トランジスタのゲートは、厚い又
はフィールド酸化膜の手段によって半導体から分離され
る。このような酸化膜は典型的にはミクロン程度の厚さ
なので、図示されたトランジスタは約２０Ｖのしきい値
（ＶＴ　）を有することになる。
ＥＳＣが存在して端子１２に正のパルスが印加されると
、トランジスタ２４と２６は、それらのゲートがソース
電圧に対して約２０ボルト以上になるとき、ターンオン
する。トランジスタ２６がオンしたとき、そのドレイン
は、節点２７を接地電位近くに引き下げる。トランジス
タ２４が導通すると、ＥＳＤ電荷を接地に導き、したが
って、それを消滅する。
ＥＳＤ電位か負のとき、その入力は、端子１２を接地以
下に引き下げ、トランジスタ２５のソースは、そのゲー
トに対して負となる。そのソースが約−２０Ｖにまで降
下すると、トランジスタ２５はＥＳＤ電荷を接地に導き
、したがってそれを消滅させる。この負のＥＳＤに対し
て、トランジスタ２５のソースとＰウェル基板との間に
形成されたダイオードが順方向バイアスされることかわ
かる。このようにして、負のＥＳＤを分流すると共に、
この順方向バイアスされたダイオードは、節点２７を保
護されるべきデバイスライン上のレベルのダイオード１
明分の電圧降下の範囲内で引き寄せる。この作用は、ト
ランジスタ２５内のボティ効果を防止する。
正または負のどちらかのＥｓｐ＠：、位が約２０Ｖ以下
に落ちると、すべてのトランジスタがしきい値以下とな
り、したがって非導通となる。よって、通常の動作条件
のもとではその回路は、回路動作上全く問題は生じない
。
ＰウェルＣＭ　ＯＳの実施例が開示されているが、その
相補型式が用いられ得ることが理解される。
この場合の実施例において、ＰタイプウェハはＮウェル
基板とその中に形成されたＰチャネルトランジスタを含
む、これは、ＮウェルＣＭＯ３構造の使用を生じる。こ
の形態が用いられるとき、十ＶＣＣと接地端子の極性は
逆となる。その回路動作は同じであるが、導通極性は逆
になろう。
本発明の構成は、第４図を参照する事によって示される
自明でない利点を有する。ここには寄生バイポーラトラ
ンジスタ３３が図示されている。
そのエミッタはトランジスタ２５のドレインに並列であ
るトランジスタ２４と２６のソースから構成される。そ
のベースは節点２７に接続されたＰウェル基板２８であ
るＪラテラルコレクタ３４はトランジスタ２４と２５の
ドレインとソースからなり、このドしインは抵抗１６を
介して入力端子１２に接続される。コレクタ３５はＰウ
ェル基板接合に対するウェハがコレクタとして作用する
垂直寄生トランジスタのコレクタである。このコレクタ
は逆バイアスを供給する十ＶＣＣに接続される。
コレクタ３６は、ベースすなわちＰウェル基板に節点２
７で接続された、トランジスタ２６のドレインである。
電流源３７は十■ＣＣの存在により逆方向バイアスされ
たＰＮ接合を介して流れる漏れ電流■［を表わす。コレ
クタ３６がなければこのベース電流はＩＬの値に寄生ラ
テラルトランジスタのβを掛算した値に（ＩＬ　Ｘβ）
等しい電流がコレクタ３４に流れる。この増加した漏れ
電流は実質的なものとなる。しかし、ＩＬはジャントと
して動作するコレクタ３６により多く流れることになる
。これは、コレクタ３４と３６の間の寸法による比によ
って決定される値にまで、コレクタ３４に流れる漏れ電
流を減らすことになる。このように、入力端子に影響を
及ぼすような漏れ電流は、１００から２００倍のＩしに
比べてたった数倍のＩＬとなるであろう。
本発明か説明され、その動作は詳述された。上記記載が
、その技術に詳しい人によって読まれるとき、本発明の
技術思想の範囲内で変更と均等手段の変換ができる事は
明らかであろう、従って、本発明の範囲は特許請求の範
囲によってのみに限定されるものではない。
【図面の簡単な説明】
第１図は、公知例の保護回路の概略図、第２図は本発明
の回路の概略図、第３図は、第２図の回路の各素子がど
のように配置されているかを示す半導体ウェハの１区分
の断面図、第４図は、第３図の構造に存在する寄生バイ
ポーラトランジスタの概略図である。 （外４名）

Claims (1)

  1. 【特許請求の範囲】 １、共通の基板に形成され、各々ソース、ドレイン、ゲ
    ート電極を有する第１、第２、第３のＭＯＳトランジス
    タを有し、前記ＭＯＳトランジスタは、信号ラインと共
    通の基準ラインとの間に静電気放電保護を提供するため
    に内部接続され、前記内部接続は、 前記信号ラインと、前記第１のＭＯＳトランジスタのゲ
    ート及びドレインと、前記第２のトランジスタのソース
    と、前記第３のトランジスタのゲートを共通に接続する
    手段と、 前記基準ラインと、前記第１及び３のＭＯＳトランジス
    タのソースと、前記第２のＭＯＳトランジスタのドレイ
    ン及びゲートを共通に接続する手段と、 前記共通の基板に前記第３のＭＯＳトランジスタのドレ
    インを接続する手段とからなる半導体集積回路。 ２、前記第１、第２、第３のＭＯＳトランジスタが共通
    のＰウェル基板に形成されたＮチャネルＣＭＯＳデバイ
    スである請求項１記載の集積回路。 ３、前記第１、第２、第３のＭＯＳトランジスタが共通
    のＮウェル基板に形成されたＰチャネルＣＭＯＳデバイ
    スである請求項１記載の集積回路。 ４、前記第１、第２、第３のＭＯＳトランジスタは、集
    積回路のフィールド酸化膜の厚さにほぼ等しい厚みを有
    するゲート酸化膜上に配置されたゲート電極を有する請
    求項１記載の集積回路。
JP1112784A 1988-05-05 1989-05-01 静電気放電集積回路保護装置 Pending JPH0216764A (ja)

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