DE3910709C2 - Schutzvorrichtung für integrierte Schaltkreise gegen elektrostatische Entladung - Google Patents

Description

Elektrostatische Entladungen (ESD) sind Phänomene, bei denen statische Aufla­ dungen, wie z. B. durch Reibung erzeugt, auf ein Objekt aufgebracht werden. Falls das Objekt ein integrierter Schaltkreis (IC) ist, können Teile desselben dauerhaft geschädigt werden. Da ESD-Pulse mehrere tausend Volt betragen können, sind die Schäden, die oftmals die entsprechenden Entladungen (von Kapazitäten von mehreren zehn Picofarad) anrichten, groß. Beim Prüfen der Toleranzen eines IC's ist es üblich, einen 150 pF-Kondensator mit einer steuerbaren bzw. variablen Spannung (typisch 1 bis 2 Kilovolt) aufzuladen und ihn dann über einen z. B. 1,5 Kiloohm-Widerstand mit den verschiedenen Pins des zu prüfenden IC's zu ver­ binden. Die Signalein- und -ausgabepins sind typischerweise am empfindlichsten bezüglich der Schädigung durch ESD. Die Kondensatorladung wird dabei erhöht, bis ein Schaden auftritt, und der Wert wird vermerkt. Die sog. ESD-Festigkeit kann dann als höchster Wert der Ladespannung angegeben werden, die das IC ohne Schäden aushält.

ESD-Schäden können wie folgt aussehen. Die Entladungsenergie kann das Sili­ zium schmelzen, in dem der IC hergestellt ist. Auch die Siliziumdioxidisolierung kann einen Durchbruch erleiden. Hierbei ist es sehr wahrscheinlich, daß das Tran­ sistorgateoxid eines Metalloxidhalbleiters (MOS) zuerst bricht, weil es das dünnste Oxid des IC ist. Weiter kann ein Schmelzen der Aluminiumverbindung oder ein Verdampfen von Polysiliziumstrukturen vorkommen. Obige Vorgänge zerstören normalerweise einen IC. Bei niedrigeren ESD-Werten können PN-Übergänge be­ schädigt werden, so daß Leckströme sich auf nicht annehmbare Werte erhöhen. Entsprechend werden die ESD-Grenzwerte auf annehmbare Funktionswerte des IC bezogen.

Fig. 1 zeigt einen herkömmlichen geschützten komplementären MOS (CMOS)- Gate-Schaltkreis. Die Schaltung 9 wird von den Versorgungsanschlüssen 10 und 11 betrieben, die durch +Vcc und Masse bzw. "Ground" gegeben sind. Ein am Ein­ gang 12 angelegtes Signal erscheint invertiert am Ausgang 13. Der P-Kanal-Tran­ sistor 14 bildet zusammen mit dem N-Kanal-Transistor 15 einen CMOS-Inverter.

Die Gates der Transistoren werden durch die Elemente 16-22 geschützt. Der Wi­ derstand 16 ist dabei üblicherweise ein Polysiliziumwiderstand mit einem typi­ schen Wert von etwa 200 Ohm. Die Diode 17 bildet eine Klemmdiode und ist lei­ tend, wenn der Eingang 12 auf einen Wert entsprechend dem Diodenspannungs­ abfall über dem Potential auf der +Vcc-Leitung gebracht wird. Somit wird die Diode bei der Versorgungsspannung von 5 Volt Vcc das rechte Ende des Widerstandes 16 spannungsmäßig auf etwa 5,6 Volt begrenzen bzw. "klemmen" (bei 300°K). Der Widerstand 18 ist ein diffundierter Widerstand, der die Kathode der Diode 19 bil­ det. Die Diode 19 leitet und "klemmt" die Eingangsgateanschlüsse, wenn der An­ schluß 12 auf einen Wert entsprechend dem Diodenabfall negativ gegenüber Masse bzw. "Ground" gebracht wird. Somit sind die Gates spannungsmäßig auf etwa -0,6 Volt begrenzt bzw. "geklemmt" (bei 300°K).

Die obigen Ansprechwerte oder Klemmniveaus sind ausreichend niedrig, um die Gates der Transistoren völlig zu schützen. Die Elemente 20-22 liefern den Schutz für den Ausgang 13. Wenn der Ausgang 13 auf einen spannungsmäßig entspre­ chend einem Diodenabfall über dem Potential auf der +Vcc-Leitung gebracht wird, wird die Diode 20 leitend und "klemmt" den Ausgang. Wenn der Anschluß 13 auf einen Diodenabfall unter Masse bzw. "Ground" gebracht wird, wird die Diode 21 leitend und "klemmt" den Spannungsstoß auf etwa -0,6 Volt (bei 300°K). Die Diode 22 dient zum "Klemmen" der umgekehrten Spannung zwischen den Anschlüssen 10 und 11. Sie leitet, wenn die umgekehrte Spannung etwa 0,6 Volt überschreitet (bei 300°K).

Im normalen Schaltkreisbetrieb sperren die Dioden 17, 19 und 20-22. In diesem Zustand ist der Sperrstrom (Shunteffekt) durch die Dioden vernachlässigbar. Ein Schaltkreis gemäß Fig. 1 schützt gegen ESD bis auf über 2000 Volt beim oben beschriebenen Test.

Eine weitere, mit MOS-Tranistoren arbeitende, integrierte Schutzvorrichtung ist aus der DE 36 15 690 C2 bekannt. Diese bekannte Schutzschaltung umfaßt einen ersten Abschnitt zum Schutz gegen Spannungen oberhalb eines ersten Schwel­ lenwertes und einen zweiten Abschnitt zum Schutz gegen Spannungen unterhalb eines ersten Schwellenwertes. Die Schutzschaltung ist mit der Versorgungspan­ nung verbunden und der erste Schwellenwert ist abhängig von dieser Versor­ gungspannung.

Wie aus den Beispielen nach dem Stand der Technik ersichtlich ist, sind Klemm­ potentiale auch nicht unbedingt symmetrisch.

Aufgabe der Erfindung ist es daher, einen ESD-Schutzschaltkreis zu schaffen, der ein symmetrisches Ansprechen aufweist, das nicht auf die Versorgungspannung bezogen ist.

Diese Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst. Der Schaltkreis beinhaltet dabei prinzipiell drei MOSFETs mit gleicher Leitfähigkeit, vorzugsweise im gleichen Substrat gefertigt. Ein geeignetes Substrat könnte die P-Wanne in einem CMOS-Aufbau sein.

Wenn beispielsweise in einem CMOS-Schaltkreis bei den N-Kanal-Transistoren die Eingangsleitung positiv wird, so daß ihr Potential die Transistorschwelle über­ schreitet, schaltet der erste Transistor ein. Diese Leitung "klemmt" die geschützte Schaltkreisleitung auf das Schwellenpotential. Es ist festzustellen, daß, wenn der erste Transistor leitend wird, der dritte Transistor ebenfalls leitend wird, und daß diese Leitung das Potential des Substrats auf Masse bzw. "Ground" zieht. Dies stellt sicher, daß der erste Transistor so lang leitet, wie die Eingangsspannung den Schwellenwert überschreitet.

Wenn die Eingangsleitung negativer als der Schwellenwert wird, wird die Source­ zone des zweiten Transistors unter Masse bzw. "Ground" gezogen, daher schaltet er ein und leitet die Überspannung auf der Eingangsleitung nach Masse. Wenn die Eingangsleitung negativ wird, wird die Diode zwischen Sourcegebiet und dem Substrat im zweiten Transistor vorwärts gespannt, so daß das gemeinsame Sub­ strat spannungsmäßig auf einen Wert innerhalb eines Diodenabfalls der Leitungs­ spannung gezogen wird. Dieser Vorgang legt automatisch eine umgekehrte Vor­ spannung an das Substrat, so daß der erste und dritte Transistor ausgeschaltet bleiben und die Schwellenspannung des zweiten Transistors auf ihrem normalen Wert gehalten wird.

Aus der obigen Beschreibung ist es deutlich, daß der erste und dritte Transistor die Entladeströme leiten und somit flächenmäßig ziemlich groß ausgebildet sein sollten. Da der dritte Transistor nur zum "Klemmen" des Substrats eingesetzt wird, kann er relativ klein sein.

Fig. 1 ist ein Schaltbild eines bekannten Schutzkreises, wie er vorstehend be­ schrieben worden ist,

Fig. 2 ist ein Schaltbild entsprechend einem Beispiel gemäß der Erfindung,

Fig. 3 ist ein Schaltkreis, wie er im Wafer verwirklicht wird und

Fig. 4 ist ein schematisches Diagramm des parasitären bipolaren Transistors in der Struktur gemäß Fig. 3.

Fig. 2 ist ein schematisches Diagramm des integrierten Halbleiterschaltkreises gemäß der Erfindung. Drei N-Kanal-Metalloxid (MOS)-Transistoren 24-26 werden in einem gemeinsamen Substrat gefertigt, wie in Fig. 3 gezeigt. Das dargestellte Substrat ist eine P-Wanne 28 in einem N-Wafer 29, wie dies bei CMOS-Strukturen üblich ist. Eine N+-Diffusionszone 30 stellt einen ohmschen Kontakt mit dem Wafer 29 her und wird mit +Vcc zum Vorspannen beaufschlagt. Die P+-Diffusion 31 bildet einen ohmschen Kontakt mit der P-Wanne 28 und weist einen Schalt­ kreisverzweigungspunkt 27 auf, der den Substratanschluß bzw. die Rückwärtsver­ bindung des Gates darstellt. In Fig. 3 sind die Anschlußmetallverbindungen des IC's wie die Gateverbindungen schematisch dargestellt.

Die Gatezone und Drainzone des Transistors 24 zusammen mit dem Gatean­ schluß des Transistors 26 und der Sourcezone des Transistors 25 sind mit der geschützten Leitung verbunden, die als Eingang an den geschützten Kreis ankop­ pelt. Die Sourcezonen der Tansistoren 24 und 26 zusammen mit Gateanschluß und Drainzone des Transistors 25 werden auf "Ground" zurückgeführt. Die Drain­ zone des Transistors 26 ist mit dem Verzweigungspunkt 27 verbunden, der den gemeinsamen Substratanschluß oder die Rückwärtsverbindung des Gates dar­ stellt.

Wenn auch nicht gezeigt, ist es klar, daß die Transistorgateelektroden vom Halb­ leiter über ein Dick- oder Feldoxid getrennt sind. Da solch ein Oxid typisch etwa ein Mikrometer dick ist, haben die dargestellten Transistoren eine Schwellenspan­ nung (VT) von etwa 20 Volt.

Wenn ESD vorliegt und der Anschluß 12 mit einer positiven Überspannung ge­ pulst wird, werden die Transistoren 24 und 26 eingeschaltet, wenn ihre Gate- Source-Spannung etwa 20 Volt überschreitet. Wenn der Transistor 26 einge­ schaltet, zieht sein Drain den Verzweigungspunkt 27 nahe an Masse bzw. "Ground"-Potential. Wenn der Transistor 24 leitend ist, leitet er die ESD-Ladung nach Masse ab und macht sie damit unschädlich.

Wenn das ESD-Potential negativ ist, zieht der Eingang den Anschluß 12 unter Masse, und die Sourcezone des Transistors 25 wird negativ gegenüber seinem Gateanschluß. Wenn die Source -20 Volt unterschreitet, leitet der Transistor 25 die ESD-Ladung nach Masse ab und mach sie unschädlich. Dabei ist die Diode zwischen Source des Transistors 25 und dem P-Wannen-Substrat vorwärts vor­ gespannt. Somit zieht bei negativem Überspannungsimpuls diese vorwärts ge­ spannte Diode den Verzweigungspunkt 27 spannungsmäßig auf innerhalb eines Diodenabfalls des Wertes auf der geschützten Geräteleitung. Dieser Vorgang vermeidet den sog. Bodyeffekt oder Körpereffekt im Transistor 25.

Wenn das ESD-Potential, ob nun positiv oder negativ, betragsmäßig unter etwa 20 Volt abfällt, sind alle Transistoren unterhalb der Schaltschwelle und daher nicht leitend. Entsprechend hat der Schaltkreis bei normalen Betriebsbedingungen kei­ nen Einfluß auf den Schaltkreisbetrieb.

Es ist klar, daß, während eine CMOS-Ausführungsform mit P-Wanne offenbart worden ist, auch das Komplement verwendet werden könnte.

Dann enthielte ein P-Wafer ein N-Wannen-Substrat und darin ausgebildete P-Ka­ nal-Transistoren. Dies wäre bei CMOS-Strukturen mit N-Wanne der Fall. Wenn diese Form verwendet wird, werden die Polaritäten der +Vcc- und Masse­ anschlüsse vertauscht. Die Betriebsweise des Schaltkreises wäre dieselbe, aber die Leitungspolaritäten wären vertauscht.

Der Gegenstand der Erfindung hat darüber hinaus den Vorteil, der im Zusammen­ hang mit Fig. 4 beschrieben wird.

Hier ist ein parasitärer bipolarer Transistor 33 dargestellt. Der Emiter besteht aus den Sourcezonen der Transistoren 24 und 26 parallel mit der Drainzone des Tran­ sistors 25. Die Basis bildet das P-Wannen-Substrat 28, das beim Verzweigungs­ punkt 27 angeschlossen ist. Ein seitlicher Kollektor 34 besteht aus Drainzone bzw. Sourcezone der Transitoren 24 und 25 und diese Drainzone ist mit dem Eingang 12 über den Widerstand 16 verbunden. Der Kollektor 35 ist der vertikale parasi­ täre Transistorkollektor, in dem der Übergang zwischen Wafer und P-Wannen- Substrat als Kollektor wirkt. Dieser Kollektor ist mit +Vcc verbunden, wodurch eine umgekehrte Vorspannung geliefert wird. Der Kollektor 36 ist die Drainzone des Transistors 26, die mit der Basis oder dem P-Wannen-Substrat am Verzwei­ gungspunkt 27 verbunden ist. Die Stromqelle 37 symbolisiert den Leckstrom IL, der über den umgekehrt vorgespannten PN-Übergang wegen des Vorhandenseins von +Vcc fließt. Ohne den Kollektor 36 würde dieser Basisstrom den Stromfluß im Kollektor 34 gleich dem Wert von IL multipliziert mit dem Beta (Stromverstärkung) des parasitären seitlichen Transistors erzeugen. Dieser verstärkte Leckstrom könnte erheblich sein. Jedoch fließt IL vorwiegend im Kollektor 36, der als sog. Shunt, d. h. Nebenschluß wirkt. Dies reduziert den Leckstrom im Kollektor 36 auf einen Wert, der durch das Verhältnis der Größen der Kollektoren 34 und 36 be­ stimmt wird. Somit ist der den Eingang beeinflussende Leckstrom nur ein paar Mal so groß wie IL und nicht um Größenordnungen (zweihundert Mal IL).

Claims (4)

1. Integrierter Halbleiterschaltkreis mit in einem gemeinsamen Substrat (29) aus­ gebildeten und jeweils mit einzelnen Sourcebereichen (S), Drainbereichen (D) und Gateanschlüssen (G) versehen ersten, zweiten und dritten MOS-Transi­ storen (24, 25, 26) wobei diese Transistoren zur Bildung eines Schutzes gegen elektrostatische Entla­ dung zwischen einer Signalleitung und einer gemeinsamen Bezugsleitung ge­ schaltet sind, dadurch gekennzeichnet, daß die Signalleitung mit dem Gateanschluß (G) und dem Drainbereich (D) des ersten MOS-Transistors (24), mit dem Sourcebereich (S) des zweiten MOS- Transistors (25), und mit dem Gateanschluß (G) des dritten MOS-Transistors (26) verbunden ist, daß die Bezugsleitung mit dem Sourcebereich (S) des er­ sten MOS-Transistors (24) und des dritten MOS-Transistors (26) und mit dem Drainbereich (D) und Gateanschluß (G) des zweiten MOS-Transistors (25) verbunden ist, und daß der Drainbereich (D) des dritten MOS-Transistors (26) mit dem gemeinsamen Substrat (29) verbunden ist.

2. Integrierter Halbleiterschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die ersten, zweiten und dritten MOS-Transitoren (24, 25, 26) in einer ge­ meinsamen P-Wanne (28) ausgebildete N-Kanal-Transistoren einer CMOS- Anordnung sind.

3. Integrierter Halbleiterschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die ersten, zweiten und dritten MOS-Transistoren (24, 25, 26) in einer ge­ meinsamen N-Wanne ausgebildete P-Kanal-Transistoren einer CMOS-Anord­ nung sind.

4. Integrierter Halbleiterschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die ersten, zweiten und dritten MOS-Transitoren (24, 25, 26) jeweils eine auf einem Gateoxid angeordnete Gate-Elektrode aufweisen, wobei das Ga­ teoxid eine Dicke hat, die etwa gleich der Dicke des Feldoxids des integrierten Halbleiterschaltkreises ist.