DE68912778T2

DE68912778T2 - Mittel zum reduzieren von schäden an jfets durch elektrostatische entladungen.

Info

Publication number: DE68912778T2
Application number: DE68912778T
Authority: DE
Inventors: Edward Wolfe
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 1988-04-21
Filing date: 1989-04-14
Publication date: 1994-05-19
Anticipated expiration: 2009-04-15
Also published as: JPH03503944A; EP0424394B1; EP0424394A4; WO1989010649A1; EP0424394A1; US4864454A; DE68912778D1; CA1286001C

Description

Ausgangssituation der Erfindung

1. Technisches Gebiet der Erfindung

Die Erfindung betrifft integrierte JFET-Schaltkreise (ICs) mit einem Substrat, das Sperrschichtfeldeffekttransistoren (JFETs) zusammen mit anderen Schaltungselementen trägt. Insbesondere betrifft die Erfindung solche ICs, die Mittel zur Verminderung von Schäden aufweisen, die durch die Auswirkungen elektrostatischer Entladungen (ESD) an den JFETs entstehen.

2. Stand der Technik

Bekanntlich unterliegen ICs schweren Beschädigungen oder der Zerstörung als Folge von elektrostatischen Entladungen (ESD). Die mit der Entladung verbundene elektrostatische Spannung kann durch irgendeine von vielen Quellen entstehen, etwa durch Blitzschlag oder Reibung zwischen isolierenden Körpern, wie z. B. Kleidungsstücken aus Kunstfaser. Der Schaden tritt auf, wenn die ESD-Spannung zufällig an einen der Schaltkreisanschlüsse und von dort an irgendeinen Teil der Metallverbindungsschicht des IC gekoppelt wird.
Die Metallverbindungsschicht ist typischerweise eine Aluminiumschicht, die über einer Oxidschicht aufgebracht ist, welche die obere Fläche des Halbleiters überdeckt. Die ESD- Spannung kann einen Stromfluß vom Metall auf verschiedenen möglichen Wegen bewirken, wo der Stromfluß Schäden verursachen kann. Zum Beispiel kann die Spannung für einen Durchschlag an der Oxidschicht ausreichen, so daß durch den darunterliegenden Halbleiter Strom fließen kann. Für einen Stromfluß stehen noch andere Wege zur Verfügung. Der Strom verläßt schließlich den IC über irgendeinen anderen Schaltkreisanschluß. Die Stärke des Stroms ist häufig ausreichend, um einen bedeutenden Schaden zu verursachen, z. B. indem er eine dauerhaft leitfähige Oxidschicht hinterläßt und der entstandene Nebenschlußweg zum Ausfall des Schaltkreises führt.
Es sind verschiedene Techniken entwickelt worden, um eine Beschädigung durch elektrostatische Entladungen zu verhindern. Zum Beispiel kann die Empfindlichkeit gegen elektrostatische Entladungen durch eine Lageänderung der Metallverbindungsschicht, durch Änderung des Layouts für das Aufbringen des Dotierungsstoffs oder durch Verbreiterung der Widerstände vermindert werden. In bestimmten Fällen sind auch separate Schutznetze verwendet worden.
JFETs sind gegen Beschädigung durch elektrostatische Entladungen (ESD) besonders empfindlich. Das Problem der Empfindlichkeit von JFETs gegen elektrostatische Entladungen läßt sich nicht durch bekannte Verfahren lösen, wie etwa durch die Umgestaltung von Layouts und dergleichen, und Schutznetze sind unbefriedigend, weil sie die Leistung der JFETs übermäßig verschlechtern. Demnach stellte der Schutz von JFETs gegen elektrostatische Entladungen ein ernsthaftes Problem dar. Die vorliegende Erfindung hat die Aufgabe, dieses Problem zu lösen.

Zusammenfassung der Erfindung

Das Problem wird durch die Erfindung gemäß Anspruch 1 oder 5 gelöst.
In einem bevorzugten Ausführungsbeispiel der Erfindung, das weiter unten im Detail beschrieben wird, werden Paare von JFETs in Differentialschaltung auf einem IC-Chip gegen elektrostatische Entladungen geschützt, indem entsprechende Entladungssteuerwiderstände so an die Drain-Elektroden der JFETs angeschlossen werden, daß sie in Reihe mit jedem Stromfluß durch den einen oder den anderen JFET liegen. Die Widerstände bewirken vorteilhafterweise einen erheblichen Spannungsabfall als Reaktion auf einen durch eine elektrostatische Entladung bewirkten Stromfluß (ESD-Stromfluß), so daß sichergestellt ist, daß ein etwaiger Durchschlag an der Grenzschicht zwischen dem Gate und der Isolation erfolgt. Durch das Umleiten des ESD-Stroms zu dieser Grenzschicht kann die von dem elektrostatischen Entladungsereignis herrührende Ladung sicher abgeleitet werden, ohne die empfindlichen Gate-Source- bzw. Gate- Drain-Übergänge zu beschädigen. Der Schutz gegen elektrostatische Entladungen kann durch dieses Verfahren in einigen Fällen bis auf nahezu 2000 Volt erhöht werden.
In der nachstehenden Beschreibung eines bevorzugten Ausführungsbeispiels anhand der beigefügten Zeichnungen wird auf weitere Aufgaben, Aspekte und Vorteile der Erfindung teils hingewiesen, teils gehen sie daraus hervor.

Kurze Beschreibung der Zeichnungen

Fig. 1 zeigt ein Prinzipschaltbild eines bevorzugten Ausführungsbeispiels der Erfindung; und
Fig. 2 zeigt eine perspektivische Ansicht eines typischen p-Kanal-JFETs in einem IC-Chip.

Ausführliche Beschreibung eines bevorzugten Ausführungsbeispiels

In Fig. 1 sind Teile einer Verstärkerschaltung von allgemein bekannter Grundkonstruktion dargestellt. Die gezeigten Verstärkerteile weisen die Eingangsschaltung 10 und die Ausgangsschaltung 12 auf. Die verschiedenen Schaltungselemente zwischen der Eingangs- und der Ausgangsschaltung haben keinen Bezug zur vorliegenden Erfindung und sind daher, um die Darstellung zu vereinfachen, in der Zeichnung nicht dargestellt.
Die Eingangsschaltung 10 weist das gewöhnliche Paar JFETs 14, 16 in Differentialschaltung auf, deren Gates jeweils mit entsprechenden Eingangsanschlüssen 18, 20 verbunden sind. Der Betriebsstrom wird durch einen Transistor 22 eingespeist, dessen Kollektor über abgleichbare Vorspannungswiderstände 24, 26 mit den Source-Elektroden der Eingangs-JFETs verbunden ist. Zusätzliche Informationen über JFET-Eingangsschaltungen sind in verschiedenen Literaturstellen zu finden, beispielsweise in der US-PS-4 639 683.
Die Drain-Elektroden der Eingangs-JFETS 14, 16 sind über entsprechende Entladungssteuerwiderstände 30, 32 mit den Kollektoren eines Transistorpaars 34, 36 verbunden. Diese Transistoren sind als Wirklast für die Eingangs-JFETS eingerichtet und liefern ein unsymmetrisches Ausgangssignal, das sich zur Weiterverarbeitung in der übrigen Verstärkerschaltung eignet.
Die Steuerwiderstände 30, 32 haben in der vorliegenden Erfindung eine entscheidende Funktion. Genauer gesagt, wenn eine elektrostatische Entladung (ESD) auftritt und dadurch eine positive Spannung an die Gate-Elektrode des einen oder des anderen JFET angelegt wird, entsteht daraus ein bestimmter Stromfluß vom Gate über den Drain, durch den entsprechenden Steuerwiderstand 30, 32 und weiter zum Substrat (dessen Potential typischerweise um zwei Diodenspannungsabfälle unter dem Gate-Potential liegt). Dieser Stromfluß durch den einen oder den anderen Steuerwiderstand läßt an dem Widerstand eine proportionale Spannung entstehen, wodurch das Potential (bezüglich des Substrats) der mit dem oberen Anschluß des Widerstands verbundenen JFET-Elemente, einschließlich des vorderen Gates sowie des hinteren Gates, entsprechend angehoben wird.
Fig. 2 ist eine aufgeschnittene Darstellung, die ein wenig schematisch die Anordnung eines typischen p-Kanal-JFET zeigt. Diese Ansicht zeigt das vordere (oder "obere") Gate 40 und das hintere Gate 42 (die N&supmin;-Epitaxieschicht), die gewöhnlich miteinander verbunden sind. Man wird erkennen, daß das hintere Gate eine relativ großflächige Grenzschicht bildet, wobei neben dem JFET die Isolationsbereiche ("Iso"-Bereiche) 44 verlaufen.
Durch geeignete Auswahl des ohmschen Widerstands der Steuerwiderstände 30, 32 erhöht sich durch den Stromfluß des ESD-Stroms durch den einen oder den anderen Widerstand das Potential beider Gates dieses JFET, so daß schließlich der ESD- Strom zur Grenzschicht zwischen dem hinteren Gate 42 und dem Isolationsbereich 44 des IC-Chips umgeleitet wird. Dadurch wird die übrige von der elektrostatischen Entladung (ESD) entwickelte Ladung abgeleitet. Obwohl dieser Stromfluß durch die Grenzschicht absolut gesehen sehr stark sein kann, wird er wahrscheinlich keinen Schaden verursachen, da die Stromdichte wegen der großen Fläche der Grenzschicht relativ niedrig sein wird.
Experimente mit verschiedenen ohmschen Werten der Steuerwiderstände 30, 32 haben zu der Schlußfolgerung geführt, daß für die meisten JFET-Verstärkerkonstruktionen Widerstände von etwa 1 kohm am besten geeignet sind. Dieser Wert ist ausreichend groß, um einen guten Schutz gegen elektrostatische Entladungen (ESD) zu bieten, jedoch nicht groß genug, um den Gleichtakt-Eingangsbereich um einen schädlichen Betrag zu reduzieren. Typischerweise werden die Steuerwiderstände als Dünnschichtwiderstände direkt auf dem IC-Chip ausgebildet. Der Schutz gegen elektrostatische Entladungen (ESD) kann durch diese Technik auf nahezu 2000 Volt erhöht werden.
Vorstehend ist zwar ein bevorzugtes Ausführungsbeispiel der Erfindung ausführlich beschrieben worden, aber dies geschah lediglich zur Erläuterung der Prinzipien der Erfindung und sollte nicht als Einschränkung der Erfindung ausgelegt werden, da offensichtlich ein Fachmann viele modifizierte Anordnungen der Erfindung herstellen kann, ohne vom Schutzumfang der Erfindung abzuweichen, wie er in den beigefügten Patentansprüchen definiert ist.

Claims

1. IC-Verstärker mit einem Paar JFETs (14, 16) in Differentialschaltung, wobei jeder JFET Source-, Drain- und Gate- Elektroden aufweist, und Mittel zur Verminderung der Anfälligkeit gegen Schäden durch elektrostatische Entladungen (ESD), mit

ersten und zweiten Steuerwiderständen (30, 32), die jeweils an die Drains der JFETs gekoppelt sind und in Serie mit dem Strom liegen, der vom Gate zum Drain und von dort zum Substrat des IC fließt, um dadurch das Potential des entsprechenden Drains während eines ESD-Ereignisses zu erhöhen und dazu beizutragen, den ESD-Strom zur Grenzschicht zwischen Gate und Isolationsbereich umzuleiten, um die ESD-Ladung durch diese Grenzschicht abzuleiten.

2. IC-Verstärker nach Anspruch 1, wobei die Steuerwiderstände (30, 32) direkt mit den entsprechenden JFET-Drains verbunden sind.

3. IC-Verstärker nach Anspruch 1, der eine Transistoreinrichtung (34, 36) aufweist, die mit den von den JFET-Drains entfernten Enden der Steuerwiderstände (30, 32) verbunden ist und als Wirklast für die JFETs (14, 16) dient.

4. IC-Verstärker nach Anspruch 3, wobei die Transistoreinrichtung ein Paar Transistoren (34, 36) mit je einem Kollektor und

Einrichtungen zum Anschluß der Kollektoren an je eines der entfernten Enden der Widerstände (30, 32) aufweist.

5. Verfahren zur Minimierung von Schäden an einem oder dem anderen eines Paares von JFETs (14, 16) in Differentialschaltung, die Teil eines IC-Verstärkers sind, wobei die JFETs jeweils Source-, Drain- und Gate-Elektroden aufweisen und wobei der Schaden, gegen den der Schutz wirken soll, durch den aus einer elektrostatischen Entladung resultierenden Stromfluß (ESD-Ladungsstrom) vom Gate zum Drain eines der beiden JFETs entsteht; mit den folgenden Verfahrensschritten:

Fluß des ESD-Ladungsstroms von der Gate-Drain-Grenzschicht des betroffenen JFET und von dort durch die mit dem Drain dieses JFET verbundene Stromsteuerwiderstand-Einrichtung (30, 32), wobei der Strom vom Widerstand zum Substrat des IC fließt, um dadurch das Potential des entsprechenden JFET-Gates relativ zum IC-Substrat während eines elektrostatischen Entladungsereignisses so zu erhöhen, daß es die Durchschlagspannung zwischen Gate und Isolationsbereich übersteigt, und dadurch den überschüssigen ESD-Ladungsstrom über den Weg vom Gate zum Isolationsbereich abfließen zu lassen.

6. Verfahren nach Anspruch 5, wobei die Drainströme der JFETs jeweils zu den Eingangselektroden einer Wirklast (34, 36) gelenkt werden.