JPH03503944A - 静電放電現象によるｊｆｅｔの損傷を減少するための手段 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 による　Ｆ　Ｔの　　を減ｌ　るための王」 光ｌ目と１丞 １、兄匪亘公１ この発明は他の回路要素と共にＪＦＥＴを担持する基板を含むＪＦＥＴ集積回路 （ＩＣ，）に関する。特に、この発明は静電放電現象によるＪ　ＦＥＴの損傷を 減少させるための手段をもつ集積回路に関する。

２．１米五弦］ 集積回路が静電放電（ＥＳＤ）現象の結果として重大な損傷又は破壊をうけるこ とは周知のことである。

この放電に関与する静電電圧は雷や、合成繊維衣類のような絶縁物間の摩擦等を 含む多くの原因のどれかによって発生される。損傷は、ＥＳＤ電圧が回路端子の １つ、従ってＩＣの金属の相互接続層の成る部分へ偶発的に結合される時に生じ る。

金属相互接続部は、典型的には半導体の頂面を覆う酸化物コーティングの上に敷 設されるアルミニウム層である。ＥＳＤ電圧により電流がその金属部から種々の 電位経路を通って流れ、該通路で損傷を生じさせる。

例えば、前記電圧は酸化物コーティングを破壊して下側の半導体にまで電流を貫 流させるのに充分な大きさであり得る。更に電流の流れに対して他の経路も可能 である。電流は究極的にはその他いろいろの回路端子を通ってＩＣから去る。こ の電流の大きさは例えば酸化物コーティングを恒久的に導電性にすることによっ て大きな損傷を生じさせるのにしばしば充分であり、結果として生じるシャント 路が回路の故障を起す。

ＥＳＤ現象からの損傷を防止するために種々の技術が開発されている。例えば、 集積回路中のＥＳＤ現象に対する感度を、金属相互接続部の位置を変えることに より、又は不純物注入の場所を変えることにより、又は抵抗器を広くすることに よって低下させることができる。また、別の保護回路を使用する場合もある。

ＪＦＥＴは特にＥＳＤ現象による損傷に対して敏感である。このＪＦＥＴのＥＳ Ｄに対する感度の問題は、レイアウトを再構成するなどによる周知技術によって は解決できず、保護回路もＪＦＥＴの性能を過度に低下させてしまうため不満足 である。従ってＪＦＥＴをＥＳＤ現象から保護することは重大な問題となってい る。この問題を解決するのがこの発明の目的である。

１版Ω１１ 以下に詳述する発明の好ましい実施例において、ＩＣチップ上の差動接続された いくつかのＪ　ＦＥＴ対は、それぞれの放電制御抵抗器を、それぞれのＪＦＥＴ を流れる電流の流れと直列になるような形でＪ　ＦＥＴのドレインに接続するこ とによって、ＥＳＤ現象から保護される。

この抵抗器はＥＳＤ電流の流れに対応して相当量の電圧を低下させ、これによっ て破壊をゲートと分離部との接合部で確実に生じさせることが有利である。ＥＳ Ｄ電流を、この接合部にそらしてしまうことによってＥＳＤ現象からの電荷は敏 感なゲートとソース／ドレインとの接合部を損傷させることなしに安全に消散さ せることが出来る。ＥＳＤ保護はこの技術によって２０００ボルト近くまで増加 させられる場合もある。

この発明の他の目的、視点および利点については、添付図面と共にこの発明の好 ましい以下の実施例の記載に一部が指摘され、一部が該記載から明らかになろう 。

図面の簡単な説明 第１図はこの発明の好ましい実施例の環路回路図であり、第２図はＩＣチップ中 の典型的ＰチャネルＪＦＥＴの斜視図である。

ましい　　　の量　な１ロ 第１図において、周知の基本的な設計の増幅器の回路の一部分が示されている。

ここに示す増幅器部分は入力回路ｌＯと出力回路１２とを含む。入力回路と出力 回路との間の種々の回路要素はこの発明に対して対象となるものではないので、 説明を簡単にするために図面上には示さない。

入力回路ｉｏは普通の差動接続されたＪＦＥＴ対１４．１６を含み、これらのゲ ートはそれぞれ対応する入力端子１８．２０に接続されている。動作電流はトラ ンジスタ２２によって供給され、そのコレクタは微調整可能なバイアス抵抗器２ ４，２１１ｉを通して入力ＪＦＥＴのそれぞれのソースに接続されている。ＪＦ ＥＴ入力回路についてのその他の情報は、例えば米国特許第４．６３９．６８３ 号のような、いくつかの文献中に見出すこができよう。

入力Ｊ　ＦＥＴ１ｉ、ｔｓのドレインは、それぞれの放電制御抵抗器３θ、３２ を通してトランジスタ対３４．３６のコレクタに接続される。これらのトランジ スタは入力ＪＦＥＴに対する活性負荷として構成されており、この増幅器回路の 残りの部分によって更に処理されるのに適する非平衡型出力信号を提供する。

制御抵抗器３０．３２はこの発明の大切な機能を遂行する。

詳しくは、もしＥＳＤ現象が起って、それぞれのＪＦＥＴのゲートに正の電圧が かかる場合結果としての電流の流れが、ゲートからドレインを通り、対応制御抵 抗器３０．３２を通って、更に基板にまで流れよう（基板の電位は典型的にはゲ ート電位よりも２ダイオ一ド降下分だけ低い）。この両方の制御抵抗器を通る電 流の流れは抵抗器の両端にそれに比例する電圧を生成し、それによって、抵抗器 の上側の端子に接続されているＪ　ＦＥＴの要素電極の（基板に対する）電位と 、フロントゲートおよびバツクゲートの両方の電位を上昇させる。

第２図は典型的なＰチャネルＪＦＥＴの構成の概略を説明する切截斜視図である 。この図面は普通は相互に接続されているフロントゲート（又は「トップ」ゲー ト）４０とバックゲート４２（Ｎ−エビ）とを示している。バックゲートはＪＦ ＥＴの回りに沿う分離（「アイソ」）領域４４と共に、相対的に広い面積の接合 部を形成することが分るであろう。

制御抵抗器３０．３２のオーム値を適切に選ぶことによって、各抵抗器を通るＥ ＳＤ電流の流れは、そのＪＦＥＴの両ゲートの電位を上昇させ、結局のところＥ ＳＤ電流をバックゲート４２とＩＣチップの分離領域４４との間の接合部へそら せる。これによりＥＳＤ現象によって生成された残りの電荷が消散される。この 接合部を通る電流の流れは絶対条件において非常に大きいけれども、この接合部 の広い面積のために電流密度が相対的に小さくなるので損傷を起すことはないで あろう。

抵抗器３０，３２のオーム値を種々に変えた実験によると、大抵のＪ　ＦＥＴに 対して約１キロオームの抵抗器が最良であるという結論になった。この値は良好 にＥＳＤを保護するために充分に大きいが、普通モードの入力範囲を有害な量ま で減少させるほどには大きくない。典型的には制御抵抗器は薄膜抵抗器として直 接にＩＣチップ上に生成されよう。この技術によってＥＳＤ保護は約２０００ボ ルトまで上げることができる。

本発明の好ましい実施例を詳細に述べたが、これは本発明の詳細な説明するため のものであって、当業者は本発明の範囲から逸脱することなく、本発明を修正し た多くの構成を作ることが可能なことが明白であるので、前記実施例が本発明を 限定するものとして解釈されるべきではない。

Ｆ、、　２ＰＲＩＯＲＡＲＴ 国際調査報告

Claims (6)

【特許請求の範囲】
1. １．各々がソース、ドレインおよびゲート電極をもつ、差働的に接続された１対 のＪＦＥＴを有し、ＥＳＤによる損傷に対する感度を減少するための手段を含む 改良されたＩＣ増幅器にして、該ＪＦＥＴのそれぞれのドレインに結合されると ともにゲートからドレインに、従ってＩＣの基板に流れる電流と直列になってお り、それによってＥＳＤ現象の間に対応ドレインの電位を上昇させ、かつＥＳＤ 電流をゲートと分離部との接合部へそらしもって該接合部を通してＥＳＤ電荷を 消散させるようになっている第１および第２の制御抵抗器を含有するＩＣ増幅器 。
2. ２．前記制御抵抗器が直接にそれぞれのＪＦＥＴのドレインに接続されている、 請求の範囲１に記載のＩＣ増幅器。
3. ３．前記制御抵抗器の端部のうち前記ＪＦＥＴのドレインから遠い方の端部に接 続されて該ＪＦＥＴに対する活性負荷として働作するトランジスタ装置を含む、 請求の範囲１に記載のＩＣ増幅器。
4. ４．前記トランジスタ装置が、それぞれコレクタをもつ１対のトランジスタと、 該コレクタを前記抵抗器の前記遠い方の端部に接続する装置とを含有する、請求 の範囲３に記載のＩＣ増幅器。
5. ５．ＩＣ増幅器の一部を形成するとともに各々がソース、ドレイン、およびゲー ト電極を有する差働的な１対のＪＦＥＴの一方に対する損傷にして、該ゲートか ら該ドレインに流れるＥＳＤ充電による電流の流れに起因する損傷を最小にする 方法にして、 前記ＥＳＤ充電電流を、作用を受けたＪＦＥＴのゲートとドレインとの接合部か ら、該ＪＦＥＴのドレインに接続された電流制御抵抗器回路を通ってＩＣの基板 に流し、これによってＥＳＤ現象の間に対応ＪＦＥＴのゲートの電位をＩＣ基板 に対して上昇させてゲートと分離部との破壊電圧を超えさせ、もって余分のＥＳ Ｄ充電電流をゲートと分離部との径路を通して消散させる手段を有する方法。
6. ６．ＪＦＥＴドレイン電流が活性負荷の入力電極にそれぞれ向けられている、請 求の範囲５に記載の方法。 特許出願代理人弁理士関根秀太