JPH0510829B2 - - Google Patents
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- JPH0510829B2 JPH0510829B2 JP58189502A JP18950283A JPH0510829B2 JP H0510829 B2 JPH0510829 B2 JP H0510829B2 JP 58189502 A JP58189502 A JP 58189502A JP 18950283 A JP18950283 A JP 18950283A JP H0510829 B2 JPH0510829 B2 JP H0510829B2
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- protection diode
- effect transistor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタ
を有する半導体装置に関し、特にその電界効果ト
ランジスタの絶縁ゲートを静電破壊あるいはサー
ジ電圧から保護するためのツエナーダイオードを
備えた絶縁ゲート型電界効果トランジスタの構造
に関する。
を有する半導体装置に関し、特にその電界効果ト
ランジスタの絶縁ゲートを静電破壊あるいはサー
ジ電圧から保護するためのツエナーダイオードを
備えた絶縁ゲート型電界効果トランジスタの構造
に関する。
絶縁ゲート型電界効果トランジスタは入力イン
ピーダンスが非常い高いた、ゲート部に帯電しや
すく、帯電した静電気によりゲート電極に高電圧
がかかつたり、外部よりサージ電圧が加わつたり
すると簡単にゲート絶縁膜が降伏を起こす。この
絶縁膜は一度降伏するとPN接合のように回復せ
ず、永久破壊となるため、使用上特に問題がなけ
れば同一チツプ内に絶縁ゲート型電界効果トラン
ジスタと同時にツエナーダイオード形成し、この
ツエナーダイオードを絶縁ゲート型電界効果トラ
ンジスタのゲート・ソース間に接続するのが通例
である。しかしながら、このようにツエナーダイ
オードをゲート・ソース間に挿入した従来の絶縁
ゲート型電界効果トランジスタでは立ち上りの早
サージ電圧に対しては効果がなかつた。
ピーダンスが非常い高いた、ゲート部に帯電しや
すく、帯電した静電気によりゲート電極に高電圧
がかかつたり、外部よりサージ電圧が加わつたり
すると簡単にゲート絶縁膜が降伏を起こす。この
絶縁膜は一度降伏するとPN接合のように回復せ
ず、永久破壊となるため、使用上特に問題がなけ
れば同一チツプ内に絶縁ゲート型電界効果トラン
ジスタと同時にツエナーダイオード形成し、この
ツエナーダイオードを絶縁ゲート型電界効果トラ
ンジスタのゲート・ソース間に接続するのが通例
である。しかしながら、このようにツエナーダイ
オードをゲート・ソース間に挿入した従来の絶縁
ゲート型電界効果トランジスタでは立ち上りの早
サージ電圧に対しては効果がなかつた。
本発明の目的は、立ち上りの早いサージ電圧に
対してもゲート保護効果のある絶縁ゲート型電界
効果トランジスタを得ることにある。
対してもゲート保護効果のある絶縁ゲート型電界
効果トランジスタを得ることにある。
本発明は、絶縁ゲート型電界効果トランジスタ
を有し、絶縁ゲート型電界効果トランジスタのゲ
ート電極及びソース電極間にゲート保護ダイオー
ドを接続した半導体装置において、信号入力端か
ら絶縁ゲート型電界効果トランジスタのゲート絶
縁膜膜上のゲート電極に至るまでの配線とソース
電極との間に複数個の互いに独立したゲート保護
ダイオードを並列に配置したことを特徴とする半
導体装置である。
を有し、絶縁ゲート型電界効果トランジスタのゲ
ート電極及びソース電極間にゲート保護ダイオー
ドを接続した半導体装置において、信号入力端か
ら絶縁ゲート型電界効果トランジスタのゲート絶
縁膜膜上のゲート電極に至るまでの配線とソース
電極との間に複数個の互いに独立したゲート保護
ダイオードを並列に配置したことを特徴とする半
導体装置である。
次に、図面を用いて本発明をより詳細に説明す
る。尚、以下にＮチヤンネルMOS型電界効果ト
ランジスタを例にとつて本発明を説明する。
る。尚、以下にＮチヤンネルMOS型電界効果ト
ランジスタを例にとつて本発明を説明する。
第１図は、一般的な保護ダイオード付Ｎチヤン
ネルMOS型電界効果トランジスタの等価回路を
示したものであり、ゲート電極１、ドレイン電極
２、ソース電極３を有するMOS型電界効果トラ
ンジスタ５のゲート電極１とソース電極３との間
にツエナー効果をもつ、保護ダイオードが接続さ
れている。第２図は第１図の保護ダイオード付
MOS型電界効果トランジスタの半導体チツプ上
でのMOS型電界効果トランジスタと保護ダイオ
ードの配置および電極配線を示したものである。
入力信号を受けるゲート電極パツド７はゲート酸
化膜上のゲート電極金属に配線されるとともに保
護ダイオード６にも配線されている。保護ダイオ
ード６の他の電極はソース電極パツド９に電気的
につながれている。８はドレイン電極である。こ
のような配置および電極配線を施した場合、等価
回路は、第３図で表わすことができる。ここで破
線Ａで囲われた部分は保護ダイオード、破線Ｂで
囲われた部分はMOS型電界効果トランジスタを
表わす。尚、本発明では、ゲート保護効果につい
て取り扱うので、ゲート電極パツド１０とソース
電極パツド１１との間にはこれらボンデイングパ
ツド間容量１２と保護ダイオードＡと電界効果ト
ランジスタのゲートソース間Ｂ、とが並列に接続
されている。尚、同図では、MOS型電界効果ト
ランジスタはそのゲートーソース間のみの等価回
路のみを表わし、その他の部分は省略してある。
保護ダイオードＡは配線インダクタンス１３と保
護ダイオードの直列動作抵抗１４とその容量１５
とが直列に接続された形となつており、同様にゲ
ート・ソース間Ｂも配線インダクタンス１６とゲ
ート抵抗１７とゲート容量１８との直列接続回路
となつている。
ネルMOS型電界効果トランジスタの等価回路を
示したものであり、ゲート電極１、ドレイン電極
２、ソース電極３を有するMOS型電界効果トラ
ンジスタ５のゲート電極１とソース電極３との間
にツエナー効果をもつ、保護ダイオードが接続さ
れている。第２図は第１図の保護ダイオード付
MOS型電界効果トランジスタの半導体チツプ上
でのMOS型電界効果トランジスタと保護ダイオ
ードの配置および電極配線を示したものである。
入力信号を受けるゲート電極パツド７はゲート酸
化膜上のゲート電極金属に配線されるとともに保
護ダイオード６にも配線されている。保護ダイオ
ード６の他の電極はソース電極パツド９に電気的
につながれている。８はドレイン電極である。こ
のような配置および電極配線を施した場合、等価
回路は、第３図で表わすことができる。ここで破
線Ａで囲われた部分は保護ダイオード、破線Ｂで
囲われた部分はMOS型電界効果トランジスタを
表わす。尚、本発明では、ゲート保護効果につい
て取り扱うので、ゲート電極パツド１０とソース
電極パツド１１との間にはこれらボンデイングパ
ツド間容量１２と保護ダイオードＡと電界効果ト
ランジスタのゲートソース間Ｂ、とが並列に接続
されている。尚、同図では、MOS型電界効果ト
ランジスタはそのゲートーソース間のみの等価回
路のみを表わし、その他の部分は省略してある。
保護ダイオードＡは配線インダクタンス１３と保
護ダイオードの直列動作抵抗１４とその容量１５
とが直列に接続された形となつており、同様にゲ
ート・ソース間Ｂも配線インダクタンス１６とゲ
ート抵抗１７とゲート容量１８との直列接続回路
となつている。
第３図の等価回路において、静電気あるいはサ
ージ電圧として、立ち上がりが鋭く、かつ幅の短
いパルスを入力した場合を考える。また、入力パ
ルス電圧は保護ダイオードの降伏電圧以上である
とする。通常、ボンデイングパツド容量１２は非
常に小さく、又、保護ダイオードＡの動作抵抗１
４に対してゲート電極パツド１０から保護ダイオ
ードに至までの配線によるインダクタンス分のイ
ンピーダンス１３は充分小さいので、第３図の等
価回路は説明の簡略化のため第４図のような、ボ
ンデイングパツド容量１２と配線によるインダク
タンス１３とを無視した等価回路A′として表わ
すことができる。
ージ電圧として、立ち上がりが鋭く、かつ幅の短
いパルスを入力した場合を考える。また、入力パ
ルス電圧は保護ダイオードの降伏電圧以上である
とする。通常、ボンデイングパツド容量１２は非
常に小さく、又、保護ダイオードＡの動作抵抗１
４に対してゲート電極パツド１０から保護ダイオ
ードに至までの配線によるインダクタンス分のイ
ンピーダンス１３は充分小さいので、第３図の等
価回路は説明の簡略化のため第４図のような、ボ
ンデイングパツド容量１２と配線によるインダク
タンス１３とを無視した等価回路A′として表わ
すことができる。
まず、第４図破線A′で囲われた保護ダイオー
ドの保護効果について説明する。保護ダイオード
の応答速度は第４図の等価回路に示した保護ダイ
オードの直列動作抵抗１４の抵抗値RDiとその容
量１５の容量値CDiの積RDi×DDiの時定数で制限さ
れる。すなわち、入力電圧の立ち上りが早く、周
波数Di＝１／RDi・CDi以上では保護ダイオードは
無に等しい。つまり、この周波数fDi以下の周波数
をもつパルス成分に対しては、保護ダイオードは
降伏して、この保護ダイオードの降伏電圧までク
ランプされたパルス電圧がゲート絶縁膜上のゲー
ト電極金属部に印加されることになり、保護効果
をもたらすが、Di以上の周波数をもつパルス成
分に対しては、保護ダイオードは何ら働くことな
く、そのままゲート電極金属に入力サージ電圧が
印加されることになる。従つて最初に印加された
入力パルス中のDi以下の周波数成分をもつパル
ス成分が保護ダイオードに達した時、ようやく保
護ダイオードが動作し、保護効果が発揮されるこ
とになる。このことは、入力サージ電圧印加時か
らtDi＝RDi・CDiの時間が経過する間はDi以上の周
波数をもつシヨートパルス成分がそのまま絶縁膜
上のゲート電極金属に印加されることになる。つ
まり、保護ダイオードを有していても、急激な静
電気あるいはサージ電圧によつてゲート酸化膜が
破壊されるという現象は保護ダイオードが応答で
きない高周波成分をもつ電圧がゲート絶縁膜上の
ゲート電極金属に印加されるためと考えられる。
これを防止するには、保護ダイオードの時定数tDi
＝RDi・CDiを小さくすること、すなわち直列抵抗
１４の抵抗値RDiおよび容量１５の容量値CDiを減
らすことが必要であるが、製造上直列抵抗１４と
容量１５との値は相反するパラメータであり、両
者を同時に小さくすることは不可能である。この
ため、保護ダイオードの時定数の減少にはおのず
と限界があつた。
ドの保護効果について説明する。保護ダイオード
の応答速度は第４図の等価回路に示した保護ダイ
オードの直列動作抵抗１４の抵抗値RDiとその容
量１５の容量値CDiの積RDi×DDiの時定数で制限さ
れる。すなわち、入力電圧の立ち上りが早く、周
波数Di＝１／RDi・CDi以上では保護ダイオードは
無に等しい。つまり、この周波数fDi以下の周波数
をもつパルス成分に対しては、保護ダイオードは
降伏して、この保護ダイオードの降伏電圧までク
ランプされたパルス電圧がゲート絶縁膜上のゲー
ト電極金属部に印加されることになり、保護効果
をもたらすが、Di以上の周波数をもつパルス成
分に対しては、保護ダイオードは何ら働くことな
く、そのままゲート電極金属に入力サージ電圧が
印加されることになる。従つて最初に印加された
入力パルス中のDi以下の周波数成分をもつパル
ス成分が保護ダイオードに達した時、ようやく保
護ダイオードが動作し、保護効果が発揮されるこ
とになる。このことは、入力サージ電圧印加時か
らtDi＝RDi・CDiの時間が経過する間はDi以上の周
波数をもつシヨートパルス成分がそのまま絶縁膜
上のゲート電極金属に印加されることになる。つ
まり、保護ダイオードを有していても、急激な静
電気あるいはサージ電圧によつてゲート酸化膜が
破壊されるという現象は保護ダイオードが応答で
きない高周波成分をもつ電圧がゲート絶縁膜上の
ゲート電極金属に印加されるためと考えられる。
これを防止するには、保護ダイオードの時定数tDi
＝RDi・CDiを小さくすること、すなわち直列抵抗
１４の抵抗値RDiおよび容量１５の容量値CDiを減
らすことが必要であるが、製造上直列抵抗１４と
容量１５との値は相反するパラメータであり、両
者を同時に小さくすることは不可能である。この
ため、保護ダイオードの時定数の減少にはおのず
と限界があつた。
次に、第５図に本発明の一実施例を示す。すな
わち、ゲート酸化膜上のゲート電極７′とゲート
ボンデイングパツト７とを結ぶ配線電極の途中に
複数個のツエナー特性を有する保護ダイオード
６′を並列に接続している。（第５図では２個に分
割した場合を示している）。この電界効果トラン
ジスタを等価回路で書き直すと第６図のようにな
る。破線A″で囲われた２つの部分がおのおの保
護ダイオードに相当する。電界効果トランジスタ
のソース・ゲート電極パツト１０，１１間のボン
デイングパツト間容量１２とソース・ゲート間Ｂ
とはこれら保護ダイオードA″に並列に入つてい
る。本実施例の場合には保護ダイオードにともな
う配線インダンタンス１３′はゲート電極パツト
１０からの配線に挿入されている。１４′，１
５′は保護ダイオードの動作抵抗とその容量であ
る。今、第６図の破線A″で囲われた複数の保護
ダイオードのうち１個を取り出した第７図の等価
回路に注目して説明する。配線インダクタンス１
３′のインダクタンスをＬ、動作抵抗１４′の抵抗
値をＲ、その容量１５′の容量値をＣ、入力電圧
をVi、出力電圧をVo、インダクタンス１３′と
抵抗１４′等に流れる電流をｉとして、この回路
の回路方程式を立てると、 Ｌdi／dt＝Vi−Vo (1) Ri＋C∫idt＝Vo (2) となる。入力パルス幅は非常に短いので第２式の
左辺第２項は無視すると、これは積分回路と同等
であり Vo＝Ｒ／ＬVidt (3) と表わされる。又この時の伝達関係Ｋ(w)は K＝Ｒ／jwL＋Ｒ (4) であり、周波数fo＝Ｒ／2πLで制限される。いわゆ る低減通過フイルターとして働くことがわかる。
わち、ゲート酸化膜上のゲート電極７′とゲート
ボンデイングパツト７とを結ぶ配線電極の途中に
複数個のツエナー特性を有する保護ダイオード
６′を並列に接続している。（第５図では２個に分
割した場合を示している）。この電界効果トラン
ジスタを等価回路で書き直すと第６図のようにな
る。破線A″で囲われた２つの部分がおのおの保
護ダイオードに相当する。電界効果トランジスタ
のソース・ゲート電極パツト１０，１１間のボン
デイングパツト間容量１２とソース・ゲート間Ｂ
とはこれら保護ダイオードA″に並列に入つてい
る。本実施例の場合には保護ダイオードにともな
う配線インダンタンス１３′はゲート電極パツト
１０からの配線に挿入されている。１４′，１
５′は保護ダイオードの動作抵抗とその容量であ
る。今、第６図の破線A″で囲われた複数の保護
ダイオードのうち１個を取り出した第７図の等価
回路に注目して説明する。配線インダクタンス１
３′のインダクタンスをＬ、動作抵抗１４′の抵抗
値をＲ、その容量１５′の容量値をＣ、入力電圧
をVi、出力電圧をVo、インダクタンス１３′と
抵抗１４′等に流れる電流をｉとして、この回路
の回路方程式を立てると、 Ｌdi／dt＝Vi−Vo (1) Ri＋C∫idt＝Vo (2) となる。入力パルス幅は非常に短いので第２式の
左辺第２項は無視すると、これは積分回路と同等
であり Vo＝Ｒ／ＬVidt (3) と表わされる。又この時の伝達関係Ｋ(w)は K＝Ｒ／jwL＋Ｒ (4) であり、周波数fo＝Ｒ／2πLで制限される。いわゆ る低減通過フイルターとして働くことがわかる。
第５図に示した本発明の実施例によれば、第７
図に示した等価回路が第６図のように直列に接続
されたことになり、この分割挿入された保護ダイ
オード部の伝達関係K′(w)は K′(w)＝（Ｒ／jwL＋Ｒ）n (5) と表わされることになる。これから解るように、
保護ダイオードはその数ｎが増す程低域通過フイ
ルタとしての働きが高まる。
図に示した等価回路が第６図のように直列に接続
されたことになり、この分割挿入された保護ダイ
オード部の伝達関係K′(w)は K′(w)＝（Ｒ／jwL＋Ｒ）n (5) と表わされることになる。これから解るように、
保護ダイオードはその数ｎが増す程低域通過フイ
ルタとしての働きが高まる。
通常、インダクタンス分は素子の高周波特性を
損うほど大きくはないので、素子特性をそこなう
ことがないように複数個挿入された保護ダイオー
ドはその全容量が、従来構造の保護ダイオードの
容量CDiと同じになるように複数に分割して形成
され、これら保護ダイオードの全面積を従来構造
の保護ダイオードの面積とほぼ同じになるように
すれば良い。また、このように複数個に分割され
た保護ダイオードのおのおの直列抵抗Ｒはo＝
Ｒ／2Lが大きくなり過ぎないように、各保護ダイオ ードの大きさを選定し、これらによつて保護ダイ
オードの分割個数を決めればよい。尚、分割挿入
された１個あたりの保護ダイオードの直列抵抗Ｒ
は保護ダイオードの全面積一定の条件下では分割
挿入された保護ダイオードの総周囲長が従来構造
の保護ダイオードの周囲長より短くなることはな
いので、常にＲnRDiの関係にあり、また、分割
挿入された１個あたりの保護ダイオードの容量Ｃ
は従来の保護ダイオードの容量CDiの１／ｎとな
るため、複数に分割して挿入された保護ダイオー
ドの全体としての時定数は従来の保護ダイオード
の時定数tDiより短くできる。従つて、保護ダイオ
ード自体のサージ吸収効果も上昇することにな
る。
損うほど大きくはないので、素子特性をそこなう
ことがないように複数個挿入された保護ダイオー
ドはその全容量が、従来構造の保護ダイオードの
容量CDiと同じになるように複数に分割して形成
され、これら保護ダイオードの全面積を従来構造
の保護ダイオードの面積とほぼ同じになるように
すれば良い。また、このように複数個に分割され
た保護ダイオードのおのおの直列抵抗Ｒはo＝
Ｒ／2Lが大きくなり過ぎないように、各保護ダイオ ードの大きさを選定し、これらによつて保護ダイ
オードの分割個数を決めればよい。尚、分割挿入
された１個あたりの保護ダイオードの直列抵抗Ｒ
は保護ダイオードの全面積一定の条件下では分割
挿入された保護ダイオードの総周囲長が従来構造
の保護ダイオードの周囲長より短くなることはな
いので、常にＲnRDiの関係にあり、また、分割
挿入された１個あたりの保護ダイオードの容量Ｃ
は従来の保護ダイオードの容量CDiの１／ｎとな
るため、複数に分割して挿入された保護ダイオー
ドの全体としての時定数は従来の保護ダイオード
の時定数tDiより短くできる。従つて、保護ダイオ
ード自体のサージ吸収効果も上昇することにな
る。
尚、本発明は絶縁ゲート型電界効果トランジス
タを有し、かつゲート保護ダイオードを有する集
積回路を含む半導体装置についても適用可能であ
り、なにも実施例に限定解釈されるものではな
い。
タを有し、かつゲート保護ダイオードを有する集
積回路を含む半導体装置についても適用可能であ
り、なにも実施例に限定解釈されるものではな
い。
第１図は従来の保護ダイオードは絶縁ゲート型
電界効果トランジスタの等価回路である。第２図
は従来の保護ダイオード付絶縁ゲート型電界効果
トランジスタのチツプ内の配置、配線を示した平
面概略図である。第３図は、第２図に示したよう
な配置、配線を施した保護ダイオード付絶縁ゲー
ト型電界効果トランジスタの等価回路である。第
４図は第３図の等価回路を簡略化したものであ
る。第５図は本発明の一実施例による保護ダイオ
ード付電界効果トランジスタの構造、配置、配線
を示した平面概略図である。第６図は本発明の一
実施例によるところの保護ダイオード付電界効果
トランジスタの等価回路である第７図は第６図の
破線A″内の等価回路を取り出した等価回路図で
ある。 １……ゲート電極、２……ドレイン電極、３…
…ソース電極、４……保護ダイオード、５……
MOS型電界効果トランジスタ、６……保護ダイ
オード、７……ゲート電極パツド、８……ドレイ
ン電極パツド、９……ソース電極パツド、１０…
…ゲート電極パツド、１１……ソース電極パツ
ド、１２……ボンデイングパツド容量、１３……
ゲート端子から保護ダイオードまでの配線インダ
クタンス、１４……保護ダイオードの直列動作抵
抗RDi、１５……保護ダイオードの容量CDi、１６
……保護ダイオードからゲート酸化膜上のゲート
メタルまでおよびゲート酸化膜上のゲートメタル
による配線インダクタンス、１７……ゲート抵
抗、１８……ゲート容量、６′……保護ダイオー
ド、１３′……保護ダイオード間の配線インダク
タンス、１４′……保護ダイオードの直列抵抗、
１５′……保護ダイオードの容量。
電界効果トランジスタの等価回路である。第２図
は従来の保護ダイオード付絶縁ゲート型電界効果
トランジスタのチツプ内の配置、配線を示した平
面概略図である。第３図は、第２図に示したよう
な配置、配線を施した保護ダイオード付絶縁ゲー
ト型電界効果トランジスタの等価回路である。第
４図は第３図の等価回路を簡略化したものであ
る。第５図は本発明の一実施例による保護ダイオ
ード付電界効果トランジスタの構造、配置、配線
を示した平面概略図である。第６図は本発明の一
実施例によるところの保護ダイオード付電界効果
トランジスタの等価回路である第７図は第６図の
破線A″内の等価回路を取り出した等価回路図で
ある。 １……ゲート電極、２……ドレイン電極、３…
…ソース電極、４……保護ダイオード、５……
MOS型電界効果トランジスタ、６……保護ダイ
オード、７……ゲート電極パツド、８……ドレイ
ン電極パツド、９……ソース電極パツド、１０…
…ゲート電極パツド、１１……ソース電極パツ
ド、１２……ボンデイングパツド容量、１３……
ゲート端子から保護ダイオードまでの配線インダ
クタンス、１４……保護ダイオードの直列動作抵
抗RDi、１５……保護ダイオードの容量CDi、１６
……保護ダイオードからゲート酸化膜上のゲート
メタルまでおよびゲート酸化膜上のゲートメタル
による配線インダクタンス、１７……ゲート抵
抗、１８……ゲート容量、６′……保護ダイオー
ド、１３′……保護ダイオード間の配線インダク
タンス、１４′……保護ダイオードの直列抵抗、
１５′……保護ダイオードの容量。
Claims (1)
- １ 入力端子と絶縁ゲート型電界効果トランジス
タを有し、該入力端子および前記ゲート電極の相
方と前記ソース電極との間にゲート保護ダイオー
ドを接続した半導体装置において、信号入力端と
前記絶縁ゲート型電界効果トランジスタのゲート
絶縁膜上のゲート電極とを接続する金属配線とソ
ース電極の間には複数個の互いに独立した拡散領
域を有する複数個の互いに独立したゲート保護ダ
イオードを並列に配置したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58189502A JPS6081868A (ja) | 1983-10-11 | 1983-10-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58189502A JPS6081868A (ja) | 1983-10-11 | 1983-10-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6081868A JPS6081868A (ja) | 1985-05-09 |
| JPH0510829B2 true JPH0510829B2 (ja) | 1993-02-10 |
Family
ID=16242339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58189502A Granted JPS6081868A (ja) | 1983-10-11 | 1983-10-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081868A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304126B1 (en) | 1997-09-29 | 2001-10-16 | Stmicroelectronics S.A. | Protection circuit that can be associated with a filter |
| FR2795237B1 (fr) * | 1999-06-15 | 2003-07-11 | St Microelectronics Sa | Circuit de protection et de filtrage |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5263075A (en) * | 1975-11-19 | 1977-05-25 | Toshiba Corp | Semiconductor integrated circuit |
| JPS52149481A (en) * | 1976-06-08 | 1977-12-12 | Toshiba Corp | Semiconductor integrated circuit device and its production |
| JPS57190359A (en) * | 1981-05-19 | 1982-11-22 | Toshiba Corp | Protecting device for semiconductor |
-
1983
- 1983-10-11 JP JP58189502A patent/JPS6081868A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5263075A (en) * | 1975-11-19 | 1977-05-25 | Toshiba Corp | Semiconductor integrated circuit |
| JPS52149481A (en) * | 1976-06-08 | 1977-12-12 | Toshiba Corp | Semiconductor integrated circuit device and its production |
| JPS57190359A (en) * | 1981-05-19 | 1982-11-22 | Toshiba Corp | Protecting device for semiconductor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6081868A (ja) | 1985-05-09 |
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