JPH05327365A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05327365A JPH05327365A JP4135362A JP13536292A JPH05327365A JP H05327365 A JPH05327365 A JP H05327365A JP 4135362 A JP4135362 A JP 4135362A JP 13536292 A JP13536292 A JP 13536292A JP H05327365 A JPH05327365 A JP H05327365A
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- JP
- Japan
- Prior art keywords
- capacitor
- zener
- operational amplifier
- amplifier circuit
- semiconductor integrated
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Abstract
(57)【要約】
【目的】 ＩＣ内に内蔵されたキャパシタ（コンデン
サ）の絶縁破壊を未然に防止することができる半導体集
積回路装置を提供することにある。 【構成】 オペアンプ回路には位相補償用コンデンサＣ
1 が配置され、このコンデンサＣ1 を介して負帰還がか
けられている。この位相補償用コンデンサＣ1 はオペア
ンプ回路ＩＣ内に内蔵されている。又、ツェナーダイオ
ードＤ1 とツェナーダイオードＤ3 とが互いに逆向きに
て直列接続され、さらに、ツェナーダイオードＤ2 とツ
ェナーダイオードＤ4 とが互いに逆向きにて直列接続さ
れ、この二対のツェナーダイオードＤ1 ，Ｄ3 及びＤ2
，Ｄ4 が直列に接続されている。そして、このツェナ
ーダイオード群よりなる直列回路が、位相補償用コンデ
ンサＣ1 と保護抵抗Ｒ7 との直列回路に対し、並列に接
続されている。よって、コンデンサＣ1 の両端の電位が
２（ＶF ＋ＶZ ）以上になることが抑制される。
サ）の絶縁破壊を未然に防止することができる半導体集
積回路装置を提供することにある。 【構成】 オペアンプ回路には位相補償用コンデンサＣ
1 が配置され、このコンデンサＣ1 を介して負帰還がか
けられている。この位相補償用コンデンサＣ1 はオペア
ンプ回路ＩＣ内に内蔵されている。又、ツェナーダイオ
ードＤ1 とツェナーダイオードＤ3 とが互いに逆向きに
て直列接続され、さらに、ツェナーダイオードＤ2 とツ
ェナーダイオードＤ4 とが互いに逆向きにて直列接続さ
れ、この二対のツェナーダイオードＤ1 ，Ｄ3 及びＤ2
，Ｄ4 が直列に接続されている。そして、このツェナ
ーダイオード群よりなる直列回路が、位相補償用コンデ
ンサＣ1 と保護抵抗Ｒ7 との直列回路に対し、並列に接
続されている。よって、コンデンサＣ1 の両端の電位が
２（ＶF ＋ＶZ ）以上になることが抑制される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関するものである。
に関するものである。
【０００２】
【従来の技術】ＩＣ構造をなすオペアンプ回路の基本的
な構成例を図３に示す。このオペアンプ回路は、トラン
ジスタＴ2 のベース端子を入力端子２０とし、トランジ
スタＴ3 のベース端子を出力端子２１に接続することに
より、全体としてボルテージフォロワ回路として働く。
そして、通常このようなオペアンプ回路は位相補償用コ
ンデンサＣ1 を用いて負帰還をかけ、発振を防止してい
る。このコンデンサＣ1はオペアンプ回路ＩＣ内に内蔵
することが多くなっている。
な構成例を図３に示す。このオペアンプ回路は、トラン
ジスタＴ2 のベース端子を入力端子２０とし、トランジ
スタＴ3 のベース端子を出力端子２１に接続することに
より、全体としてボルテージフォロワ回路として働く。
そして、通常このようなオペアンプ回路は位相補償用コ
ンデンサＣ1 を用いて負帰還をかけ、発振を防止してい
る。このコンデンサＣ1はオペアンプ回路ＩＣ内に内蔵
することが多くなっている。
【０００３】さらに、コンデンサＣ1 に用いられるＩＣ
内のＭＯＳ型キャパシタ構造の例を図４に示す。絶縁体
であるキャパシタ酸化膜１（材質；ＳｉＯ2 ）の上下を
キャパシタ上部電極２とキャパシタ下部電極３で挟み込
んだサンドイッチ構造となっている。キャパシタ上部電
極２は配線４と同一のアルミ等で形成され、キャパシタ
下部電極３はＮ+ 拡散層で形成されている。
内のＭＯＳ型キャパシタ構造の例を図４に示す。絶縁体
であるキャパシタ酸化膜１（材質；ＳｉＯ2 ）の上下を
キャパシタ上部電極２とキャパシタ下部電極３で挟み込
んだサンドイッチ構造となっている。キャパシタ上部電
極２は配線４と同一のアルミ等で形成され、キャパシタ
下部電極３はＮ+ 拡散層で形成されている。
【０００４】
【発明が解決しようとする課題】ところが、ＩＣのパッ
ケージング後においてデバイス帯電破壊が発生する虞が
ある。つまり、図５に示すように、モールドＩＣはＩＣ
チップ５をリードフレーム６に組み付け、ワイヤボンデ
ィングした後、樹脂１８でモールドしたものである。こ
うしたモールドＩＣはプリント基板等への自動組付工程
等では、樹脂面が組付装置７と摩擦されることにより組
付装置７の表面を帯電させ、チップ５及びリードフレー
ム６に逆の電荷を誘起する。この帯電によりチップ５と
組付装置７の表面の電位差は１０００ボルト以上になる
こともある。この状態のとき何らかの原因で、図６に示
すように、リード８が組付装置７のグランド電位に短絡
されると、チップ５に帯電した電荷は放電される。する
と、コンデンサＣ1 の出力（Ｖout ）側は電荷が流れ出
やすいが、反対側はトランジスタ等に阻まれ流れ出にく
く、電荷が放電されにくい。この結果、コンデンサＣ1
の両端の電位差は大きくなり、図４のようなＭＯＳ型キ
ャパシタでは、キャパシタ酸化膜１の絶縁破壊に至って
しまう。
ケージング後においてデバイス帯電破壊が発生する虞が
ある。つまり、図５に示すように、モールドＩＣはＩＣ
チップ５をリードフレーム６に組み付け、ワイヤボンデ
ィングした後、樹脂１８でモールドしたものである。こ
うしたモールドＩＣはプリント基板等への自動組付工程
等では、樹脂面が組付装置７と摩擦されることにより組
付装置７の表面を帯電させ、チップ５及びリードフレー
ム６に逆の電荷を誘起する。この帯電によりチップ５と
組付装置７の表面の電位差は１０００ボルト以上になる
こともある。この状態のとき何らかの原因で、図６に示
すように、リード８が組付装置７のグランド電位に短絡
されると、チップ５に帯電した電荷は放電される。する
と、コンデンサＣ1 の出力（Ｖout ）側は電荷が流れ出
やすいが、反対側はトランジスタ等に阻まれ流れ出にく
く、電荷が放電されにくい。この結果、コンデンサＣ1
の両端の電位差は大きくなり、図４のようなＭＯＳ型キ
ャパシタでは、キャパシタ酸化膜１の絶縁破壊に至って
しまう。
【０００５】そこで、この発明の目的は、ＩＣ内に内蔵
されたキャパシタ（コンデンサ）の絶縁破壊を未然に防
止することができる半導体集積回路装置を提供すること
にある。
されたキャパシタ（コンデンサ）の絶縁破壊を未然に防
止することができる半導体集積回路装置を提供すること
にある。
【０００６】
【課題を解決するための手段】この発明は、キャパシタ
を内蔵した半導体集積回路において、ツェナー効果を有
する素子を互いに逆向きにて直列接続し、この直列回路
を前記キャパシタに並列に接続した半導体集積回路装置
をその要旨とするものである。
を内蔵した半導体集積回路において、ツェナー効果を有
する素子を互いに逆向きにて直列接続し、この直列回路
を前記キャパシタに並列に接続した半導体集積回路装置
をその要旨とするものである。
【０００７】
【作用】ツェナー効果を有する素子の順方向電圧ＶF と
ツェナー電圧ＶZ との和（＝Ｖ F ＋ＶZ ）を、キャパシ
タの破壊電圧以下に設定しておくと、キャパシタの両端
の電位が、素子の順方向電圧ＶF とツェナー電圧ＶZ と
の和（＝ＶF ＋ＶZ ）以上になることが防止される。即
ち、素子を互いに逆向きにて直列接続し、かつ、この直
列回路をキャパシタに並列にしたラインが、キャパシタ
の一端に残った電荷を逃すバイパスとなる。
ツェナー電圧ＶZ との和（＝Ｖ F ＋ＶZ ）を、キャパシ
タの破壊電圧以下に設定しておくと、キャパシタの両端
の電位が、素子の順方向電圧ＶF とツェナー電圧ＶZ と
の和（＝ＶF ＋ＶZ ）以上になることが防止される。即
ち、素子を互いに逆向きにて直列接続し、かつ、この直
列回路をキャパシタに並列にしたラインが、キャパシタ
の一端に残った電荷を逃すバイパスとなる。
【０００８】
【実施例】以下、この発明をオペアンプ回路に具体化し
た一実施例を図面に従って説明する。
た一実施例を図面に従って説明する。
【０００９】図１には、本実施例のオペアンプ回路を示
す。このオペアンプ回路は、差動部９と定電流源１０と
を有している。差動部９は４つのトランジスタＴ2 ，Ｔ
3 ，Ｔ4 ，Ｔ5 からなり、トランジスタＴ2 のベース端
子を入力端子２０とし、トランジスタＴ3 のベース端子
を出力端子２１に接続することにより、全体としてボル
テージフォロワ回路として働く。又、定電流源１０はト
ランジスタＴ6 と抵抗Ｒ2 とからなり、定電流源用トラ
ンジスタＴ14と接続されている。
す。このオペアンプ回路は、差動部９と定電流源１０と
を有している。差動部９は４つのトランジスタＴ2 ，Ｔ
3 ，Ｔ4 ，Ｔ5 からなり、トランジスタＴ2 のベース端
子を入力端子２０とし、トランジスタＴ3 のベース端子
を出力端子２１に接続することにより、全体としてボル
テージフォロワ回路として働く。又、定電流源１０はト
ランジスタＴ6 と抵抗Ｒ2 とからなり、定電流源用トラ
ンジスタＴ14と接続されている。
【００１０】又、トランジスタＴ1 とトランジスタＴ13
とによりカレトミラー回路が形成されるとともに、トラ
ンジスタＴ11とトランジスタＴ12とがダーリントン接続
されている。さらに、トランジスタＴ7 とトランジスタ
Ｔ8 とによりカレトミラー回路が形成され、両トランジ
スタＴ7 ，Ｔ8 は能動負荷となっている。トランジスタ
Ｔ10はレベルシフト用のトランジスタであり、トランジ
スタＴ9 はバランス用のトランジスタである。
とによりカレトミラー回路が形成されるとともに、トラ
ンジスタＴ11とトランジスタＴ12とがダーリントン接続
されている。さらに、トランジスタＴ7 とトランジスタ
Ｔ8 とによりカレトミラー回路が形成され、両トランジ
スタＴ7 ，Ｔ8 は能動負荷となっている。トランジスタ
Ｔ10はレベルシフト用のトランジスタであり、トランジ
スタＴ9 はバランス用のトランジスタである。
【００１１】又、オペアンプ回路には位相補償用コンデ
ンサＣ1 が配置され、このコンデンサＣ1 を介して負帰
還がかけられている。そして、位相補償用コンデンサＣ
1 により発振が防止されている。この位相補償用コンデ
ンサＣ1 は図４と同様にオペアンプ回路ＩＣ内に内蔵さ
れている。つまり、絶縁体であるキャパシタ酸化膜１
（材質；ＳｉＯ2 ）の上下をキャパシタ上部電極２とキ
ャパシタ下部電極３で挟み込んだサンドイッチ構造とな
っている。キャパシタ上部電極２は配線４と同一のアル
ミ等で形成され、キャパシタ下部電極３はＮ+ 拡散層で
形成されている。尚、図４において、１１はＰ型シリコ
ン層、１２はＮ型エピタキシャル層、１３はＮ+ 埋め込
み層、１４はアイソレーション用拡散層、１５はアイソ
レーション用最低電位供給配線（アルミ等）、１６は第
１パッシベーション膜（ＳｉＯ2 ）、１７は第２パッシ
ベーション膜（ＳｉＯ2 ，ＰＳＧ，ＳｉＮx 等））であ
る。
ンサＣ1 が配置され、このコンデンサＣ1 を介して負帰
還がかけられている。そして、位相補償用コンデンサＣ
1 により発振が防止されている。この位相補償用コンデ
ンサＣ1 は図４と同様にオペアンプ回路ＩＣ内に内蔵さ
れている。つまり、絶縁体であるキャパシタ酸化膜１
（材質；ＳｉＯ2 ）の上下をキャパシタ上部電極２とキ
ャパシタ下部電極３で挟み込んだサンドイッチ構造とな
っている。キャパシタ上部電極２は配線４と同一のアル
ミ等で形成され、キャパシタ下部電極３はＮ+ 拡散層で
形成されている。尚、図４において、１１はＰ型シリコ
ン層、１２はＮ型エピタキシャル層、１３はＮ+ 埋め込
み層、１４はアイソレーション用拡散層、１５はアイソ
レーション用最低電位供給配線（アルミ等）、１６は第
１パッシベーション膜（ＳｉＯ2 ）、１７は第２パッシ
ベーション膜（ＳｉＯ2 ，ＰＳＧ，ＳｉＮx 等））であ
る。
【００１２】さらに、図１において、位相補償用コンデ
ンサＣ1 に直列に保護抵抗Ｒ7 が接続されている。一
方、ツェナーダイオードＤ1 とツェナーダイオードＤ3
とが互いに逆向きにて直列接続され、さらに、ツェナー
ダイオードＤ2 とツェナーダイオードＤ4 とが互いに逆
向きにて直列接続され、この二対のツェナーダイオード
Ｄ1 ，Ｄ3 及びＤ2 ，Ｄ4 が直列に接続されている。そ
して、このツェナーダイオード群よりなる直列回路が、
位相補償用コンデンサＣ1 と保護抵抗Ｒ7 との直列回路
に対し、並列に接続されている。
ンサＣ1 に直列に保護抵抗Ｒ7 が接続されている。一
方、ツェナーダイオードＤ1 とツェナーダイオードＤ3
とが互いに逆向きにて直列接続され、さらに、ツェナー
ダイオードＤ2 とツェナーダイオードＤ4 とが互いに逆
向きにて直列接続され、この二対のツェナーダイオード
Ｄ1 ，Ｄ3 及びＤ2 ，Ｄ4 が直列に接続されている。そ
して、このツェナーダイオード群よりなる直列回路が、
位相補償用コンデンサＣ1 と保護抵抗Ｒ7 との直列回路
に対し、並列に接続されている。
【００１３】この二対のツェナーダイオードＤ1 ，Ｄ3
及びＤ2 ，Ｄ4 は、オペアンプ回路の通常動作中にはブ
レークダウンしないように設定されている。又、保護抵
抗Ｒ7 は位相補償上においては小さい値である方がよ
く、１００Ω程度以下が望ましい。
及びＤ2 ，Ｄ4 は、オペアンプ回路の通常動作中にはブ
レークダウンしないように設定されている。又、保護抵
抗Ｒ7 は位相補償上においては小さい値である方がよ
く、１００Ω程度以下が望ましい。
【００１４】さらに、ＩＣチップは図５に示すように、
樹脂１８でモールドされる。つまり、ＩＣチップ５がリ
ードフレーム６に組み付けられ、ワイヤ１９にてボンデ
ィングした後、樹脂１８でモールドされる。
樹脂１８でモールドされる。つまり、ＩＣチップ５がリ
ードフレーム６に組み付けられ、ワイヤ１９にてボンデ
ィングした後、樹脂１８でモールドされる。
【００１５】次に、このように構成した半導体集積回路
装置（オペアンプ回路）の作用を説明する。モールドＩ
Ｃはプリント基板等への自動組付工程においては、図５
に示すように、樹脂面が組付装置７と摩擦されることに
より組付装置７表面が帯電し、チップ５及びリードフレ
ーム６に逆の電荷を誘起する。この状態で図６に示すよ
うに何らかの原因でリード８が取付装置７のグランド電
位に短絡されると、チップ５に帯電した電荷は放電され
る。
装置（オペアンプ回路）の作用を説明する。モールドＩ
Ｃはプリント基板等への自動組付工程においては、図５
に示すように、樹脂面が組付装置７と摩擦されることに
より組付装置７表面が帯電し、チップ５及びリードフレ
ーム６に逆の電荷を誘起する。この状態で図６に示すよ
うに何らかの原因でリード８が取付装置７のグランド電
位に短絡されると、チップ５に帯電した電荷は放電され
る。
【００１６】その結果、上記のような帯電時に出力端子
２１が装置グランド電位に短絡された場合、コンデンサ
Ｃ1 の出力端子２１側は電荷が流れ出やすいが、反対側
はトランジスタ等に阻まれ、流れ出にくく、電荷が放電
されにくい。このとき、保護用抵抗Ｒ7 が出力端子２１
側に配置されていることにより、位相補償用コンデンサ
Ｃ1 の放電時間を遅らせることができる。さらに、位相
補償用コンデンサＣ1に対し二対のツェナーダイオード
Ｄ1 ，Ｄ3 及びＤ2 ，Ｄ4 が並列に配置されているの
で、コンデンサＣ1 の両端の電位が２（ＶF ＋ＶZ ）以
上になることが抑制される。ここで、ＶF はツェナーダ
イオードＤ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 の順方向電圧，ＶZ は
ツェナー電圧である。
２１が装置グランド電位に短絡された場合、コンデンサ
Ｃ1 の出力端子２１側は電荷が流れ出やすいが、反対側
はトランジスタ等に阻まれ、流れ出にくく、電荷が放電
されにくい。このとき、保護用抵抗Ｒ7 が出力端子２１
側に配置されていることにより、位相補償用コンデンサ
Ｃ1 の放電時間を遅らせることができる。さらに、位相
補償用コンデンサＣ1に対し二対のツェナーダイオード
Ｄ1 ，Ｄ3 及びＤ2 ，Ｄ4 が並列に配置されているの
で、コンデンサＣ1 の両端の電位が２（ＶF ＋ＶZ ）以
上になることが抑制される。ここで、ＶF はツェナーダ
イオードＤ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 の順方向電圧，ＶZ は
ツェナー電圧である。
【００１７】即ち、ツェナーダイオード群のラインがコ
ンデンサＣ1 の入力側（図１での左側）に残った電荷を
逃すバイパスとなる。当然のことながら前述の２（ＶF
＋Ｖ Z ）はコンデンサＣ1 の破壊電圧以下に設定してお
く。
ンデンサＣ1 の入力側（図１での左側）に残った電荷を
逃すバイパスとなる。当然のことながら前述の２（ＶF
＋Ｖ Z ）はコンデンサＣ1 の破壊電圧以下に設定してお
く。
【００１８】よって、コンデンサＣ1 の両端の電位差は
２（ＶF ＋ＶZ ）より大きくなることはなく、図４のよ
うなＭＯＳ型キャパシタのキャパシタ酸化膜１が絶縁破
壊することがない。
２（ＶF ＋ＶZ ）より大きくなることはなく、図４のよ
うなＭＯＳ型キャパシタのキャパシタ酸化膜１が絶縁破
壊することがない。
【００１９】このように本実施例では、ツェナーダイオ
ードＤ1 ，Ｄ3 を互いに逆向きにて直列接続するととも
にツェナーダイオードＤ2 ，Ｄ4 を互いに逆向きにて直
列接続し、かつ、この二対のツェナーダイオードＤ1 ，
Ｄ3 及びＤ2 ，Ｄ4 を直列接続し、この直列回路をコン
デンサＣ1 （キャパシタ）に並列に接続した。よって、
ツェナーダイオードＤ1 〜Ｄ4 の順方向電圧ＶF とツェ
ナー電圧ＶZ との和（＝２（ＶF ＋ＶZ ））を、コンデ
ンサＣ1 の破壊電圧以下に設定しておくと、コンデンサ
Ｃ1 の両端の電位が、ツェナーダイオードＤ1 〜Ｄ4 の
順方向電圧ＶFとツェナー電圧ＶZ との和（＝２（ＶF
＋ＶZ ））以上になることが防止される。即ち、ツェナ
ーダイオード群（Ｄ1 〜Ｄ4 ）のラインが、コンデンサ
Ｃ1 の一端に残った電荷を逃すバイパスとなる。よっ
て、製造工程において、デバイスのパッケージ自体が帯
電し、それに伴い内部の半導体デバイスが逆極性に帯電
したのち、ある端子を通して放電された際にデバイス内
のキャパシタ酸化膜１が高電圧によって絶縁破壊するこ
とが回避される。
ードＤ1 ，Ｄ3 を互いに逆向きにて直列接続するととも
にツェナーダイオードＤ2 ，Ｄ4 を互いに逆向きにて直
列接続し、かつ、この二対のツェナーダイオードＤ1 ，
Ｄ3 及びＤ2 ，Ｄ4 を直列接続し、この直列回路をコン
デンサＣ1 （キャパシタ）に並列に接続した。よって、
ツェナーダイオードＤ1 〜Ｄ4 の順方向電圧ＶF とツェ
ナー電圧ＶZ との和（＝２（ＶF ＋ＶZ ））を、コンデ
ンサＣ1 の破壊電圧以下に設定しておくと、コンデンサ
Ｃ1 の両端の電位が、ツェナーダイオードＤ1 〜Ｄ4 の
順方向電圧ＶFとツェナー電圧ＶZ との和（＝２（ＶF
＋ＶZ ））以上になることが防止される。即ち、ツェナ
ーダイオード群（Ｄ1 〜Ｄ4 ）のラインが、コンデンサ
Ｃ1 の一端に残った電荷を逃すバイパスとなる。よっ
て、製造工程において、デバイスのパッケージ自体が帯
電し、それに伴い内部の半導体デバイスが逆極性に帯電
したのち、ある端子を通して放電された際にデバイス内
のキャパシタ酸化膜１が高電圧によって絶縁破壊するこ
とが回避される。
【００２０】尚、この発明は上記実施例に限定されるも
のではなく、例えば、ツェナーダイオードの対の数は、
２つ以外にも１つ又は３つ以上でもよい。又、抵抗Ｒ7
は無くてもいい場合もある。即ち、Ｒ７＝０としてもよ
い。
のではなく、例えば、ツェナーダイオードの対の数は、
２つ以外にも１つ又は３つ以上でもよい。又、抵抗Ｒ7
は無くてもいい場合もある。即ち、Ｒ７＝０としてもよ
い。
【００２１】さらに、ツェナーダイオードの代わりに、
図２のようにトランジスタで置き替えたものを使用して
もよい。このとき、トランジスタのベースとコレクタは
短絡して用いるものとする。
図２のようにトランジスタで置き替えたものを使用して
もよい。このとき、トランジスタのベースとコレクタは
短絡して用いるものとする。
【００２２】さらには、ツェナーダイオード対群は、前
記実施例では１本だが複数本を並列に入れてもよい。
尚、慣例に従い「ツェナーダイオード」という用語を
「定電圧ダイオード」を意味するものとして用いた。よ
って、厳密に言えば、ツェナー降伏およびアバランシェ
降伏現象を用いたダイオードを意味する。ＶZ ＜４Ｖで
は前者が、ＶZ ＞８Ｖでは後者が主体となり、ＶZ がそ
の中間（４Ｖ〜８Ｖ）では両者が共存した状態であると
されている。
記実施例では１本だが複数本を並列に入れてもよい。
尚、慣例に従い「ツェナーダイオード」という用語を
「定電圧ダイオード」を意味するものとして用いた。よ
って、厳密に言えば、ツェナー降伏およびアバランシェ
降伏現象を用いたダイオードを意味する。ＶZ ＜４Ｖで
は前者が、ＶZ ＞８Ｖでは後者が主体となり、ＶZ がそ
の中間（４Ｖ〜８Ｖ）では両者が共存した状態であると
されている。
【００２３】
【発明の効果】以上詳述したようにこの発明によれば、
ＩＣ内に内蔵されたキャパシタ（コンデンサ）の絶縁破
壊を未然に防止することができる優れた効果を発揮す
る。
ＩＣ内に内蔵されたキャパシタ（コンデンサ）の絶縁破
壊を未然に防止することができる優れた効果を発揮す
る。
【図１】実施例のオペアンプ回路を示す図である。
【図２】別例を説明するための図である。 。
【図３】従来のオペアンプ回路を示す図である。
【図４】ＭＯＳ型キャパシタを示す図である。
【図５】モールドＩＣを示す図である。
【図６】モールドＩＣを示す図である。
【符号の説明】 Ｄ1 〜Ｄ4 ツェナーダイオード Ｃ1 コンデンサ（キャパシタ）
Claims (1)
- 【請求項１】 キャパシタを内蔵した半導体集積回路装
置において、 ツェナー効果を有する素子を互いに逆向きにて直列接続
し、この直列回路を前記キャパシタに並列に接続したこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4135362A JPH05327365A (ja) | 1992-05-27 | 1992-05-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4135362A JPH05327365A (ja) | 1992-05-27 | 1992-05-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327365A true JPH05327365A (ja) | 1993-12-10 |
Family
ID=15149966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4135362A Pending JPH05327365A (ja) | 1992-05-27 | 1992-05-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327365A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744854A (en) * | 1995-08-10 | 1998-04-28 | Nippondenso Co., Ltd. | Surge protective device having a surface collector region directly shorted to a base region |
| JP2009159508A (ja) * | 2007-12-27 | 2009-07-16 | Nec Electronics Corp | 演算増幅器及び積分回路 |
| US8884595B2 (en) | 2011-11-28 | 2014-11-11 | Denso Corporation | Phase compensation circuit, semiconductor integrated circuit having phase compensation circuit, and power supply circuit having phase compensation circuit |
-
1992
- 1992-05-27 JP JP4135362A patent/JPH05327365A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744854A (en) * | 1995-08-10 | 1998-04-28 | Nippondenso Co., Ltd. | Surge protective device having a surface collector region directly shorted to a base region |
| JP2009159508A (ja) * | 2007-12-27 | 2009-07-16 | Nec Electronics Corp | 演算増幅器及び積分回路 |
| US8884595B2 (en) | 2011-11-28 | 2014-11-11 | Denso Corporation | Phase compensation circuit, semiconductor integrated circuit having phase compensation circuit, and power supply circuit having phase compensation circuit |
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