JP2715593B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2715593B2 JP2715593B2 JP24417789A JP24417789A JP2715593B2 JP 2715593 B2 JP2715593 B2 JP 2715593B2 JP 24417789 A JP24417789 A JP 24417789A JP 24417789 A JP24417789 A JP 24417789A JP 2715593 B2 JP2715593 B2 JP 2715593B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に半導体装置の静
電保持回路に関する。
電保持回路に関する。
〔従来の技術〕 従来、半導体装置の静電保護回路は第４図に示すよう
に入出力端子IN/OUTと高電位側電源端子VCC間に第１の
ダイオード１が、また入出力端子IN/OUTと低電位側電源
端子VEE間に第２のダイオード２が、それぞれ回路動作
時にpn接合が逆バイアスとなるように配置された構成を
有していた。
に入出力端子IN/OUTと高電位側電源端子VCC間に第１の
ダイオード１が、また入出力端子IN/OUTと低電位側電源
端子VEE間に第２のダイオード２が、それぞれ回路動作
時にpn接合が逆バイアスとなるように配置された構成を
有していた。
これらのダイオードはpn接合容量を有するため入出力
端子の負荷となり高速動作の妨げとなる。従って回路の
高速化のためにはダイオードを小型化し、接合容量を減
らすのがよいが、逆にダイオードを小型化すると、静電
気サージが入出力端子に印加されたときに発熱によりダ
イオードが破壊されやすくなり、本来の静電気サージ耐
性が低下するために、一定寸法以下の小型化ができな
い。従来の半導体集積回路の静電保護回路は入出力端子
と各電源端子間にダイオードを有しており、これらが独
立に静電気サージ耐性を満たすよう設計する必要がある
ため容量負荷が大きくなってしまうという欠点がある。
端子の負荷となり高速動作の妨げとなる。従って回路の
高速化のためにはダイオードを小型化し、接合容量を減
らすのがよいが、逆にダイオードを小型化すると、静電
気サージが入出力端子に印加されたときに発熱によりダ
イオードが破壊されやすくなり、本来の静電気サージ耐
性が低下するために、一定寸法以下の小型化ができな
い。従来の半導体集積回路の静電保護回路は入出力端子
と各電源端子間にダイオードを有しており、これらが独
立に静電気サージ耐性を満たすよう設計する必要がある
ため容量負荷が大きくなってしまうという欠点がある。
本発明の半導体集積回路は、半導体装置の入出力端子
と高電位側電源端子間に第１のダイオード、入出力端子
と低電位側電源端子間に第２のダイオード、前記両電源
端子間に第３のダイオードをそれぞれ挿入した静電保護
回路を有するというものである。
と高電位側電源端子間に第１のダイオード、入出力端子
と低電位側電源端子間に第２のダイオード、前記両電源
端子間に第３のダイオードをそれぞれ挿入した静電保護
回路を有するというものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
第１のダイオード１が高電位側電源端子VCCと入出力
端子IN/OUT間に接続され、第２のダイオード２が入出力
端子IN/OUTと低電位側電源端子VEE間に接続され、第３
のダイオード３が高電位側電源端子VCCと低電位側電源
端子VEE間に接続され、各々のダイオードは回路動作時
にはpn接合が逆バイアスの印加され、また、印加され得
る電圧以上に逆耐圧を有するように接合を形成すること
により、回路動作時には負荷容量として動作する。
端子IN/OUT間に接続され、第２のダイオード２が入出力
端子IN/OUTと低電位側電源端子VEE間に接続され、第３
のダイオード３が高電位側電源端子VCCと低電位側電源
端子VEE間に接続され、各々のダイオードは回路動作時
にはpn接合が逆バイアスの印加され、また、印加され得
る電圧以上に逆耐圧を有するように接合を形成すること
により、回路動作時には負荷容量として動作する。
第２図（ａ）〜（ｄ）は本発明の回路に静電気サージ
が印加された場合のモードを説明するための回路図であ
る。
が印加された場合のモードを説明するための回路図であ
る。
第２図（ａ）はVCCからIN/OUTへ静電気の放電が生じ
た場合の電流経路を示したもので、当該端子間に接合さ
れたダイオード介して放電する経路Ａ、内部回路を経由
して放電する経路Ｂ、IN/OUTと他の電源端子間に接続さ
れたダイオード及び電源端子間に接続されたダイオード
を介して放電する経路Ｃがある。
た場合の電流経路を示したもので、当該端子間に接合さ
れたダイオード介して放電する経路Ａ、内部回路を経由
して放電する経路Ｂ、IN/OUTと他の電源端子間に接続さ
れたダイオード及び電源端子間に接続されたダイオード
を介して放電する経路Ｃがある。
第２図（ｂ）はIN/OUTからVCCへ放電する場合の電流
経路を、第２図（ｃ）はVCCからVEEへ放電する場合の電
流経路を第２図（ｄ）はVEEからIN/OUTへ放電する場合
の電流経路をそれぞれ示している。
経路を、第２図（ｃ）はVCCからVEEへ放電する場合の電
流経路を第２図（ｄ）はVEEからIN/OUTへ放電する場合
の電流経路をそれぞれ示している。
いずれにせよ、第３のダイオードを通る電流経路Ｃが
追加されるため、従来、経路Ａで放電していた静電気サ
ージを分散でき、第１のダイオードを従来より小型化、
すなわち低容量化できる。
追加されるため、従来、経路Ａで放電していた静電気サ
ージを分散でき、第１のダイオードを従来より小型化、
すなわち低容量化できる。
特に、電源間に設けられた第３のダイオードの逆耐圧
を第1,第２のダイオードの逆耐圧と高々同程度にし、ま
た大型化してインピーダンスを下げることにより、静電
気サージを経路Ａ、経路Ｃにほぼ半々に分散できるた
め、第１、第２のダイオードを約半分の大きさにでき
る。
を第1,第２のダイオードの逆耐圧と高々同程度にし、ま
た大型化してインピーダンスを下げることにより、静電
気サージを経路Ａ、経路Ｃにほぼ半々に分散できるた
め、第１、第２のダイオードを約半分の大きさにでき
る。
また、電源間に静電気サージが印加された場合も本回
路構成によりサージ達成が向上するのはもちろんであ
る。
路構成によりサージ達成が向上するのはもちろんであ
る。
第３図は本発明の第２の実施例の回路図である。本実
施例は２電源回路の例を示したもので、IN/OUTと各電源
間に接続される第１、第２、第４のダイオード1,2,4の
他に各電源間に接続される第3,第5,第６のダイオード3,
5,6を有する。本実施例では２つ以上のダイオードを介
した放電経路が３ケ所に増えるため、分散効果が大きく
なり、第1,第2,第４のダイオード1,2,4をより小型化で
きる。
施例は２電源回路の例を示したもので、IN/OUTと各電源
間に接続される第１、第２、第４のダイオード1,2,4の
他に各電源間に接続される第3,第5,第６のダイオード3,
5,6を有する。本実施例では２つ以上のダイオードを介
した放電経路が３ケ所に増えるため、分散効果が大きく
なり、第1,第2,第４のダイオード1,2,4をより小型化で
きる。
以上説明したように本発明は半導体集積回路の電源端
子間にもダイオードを接続することにより、静電気の放
電を分散でき、静電気サージ耐量を確保したまま入出力
端子に接続されるダイオードを小型化でき、従って入出
力の容量負荷を低減でき、半導体集積回路の高速化が可
能となる効果がある。
子間にもダイオードを接続することにより、静電気の放
電を分散でき、静電気サージ耐量を確保したまま入出力
端子に接続されるダイオードを小型化でき、従って入出
力の容量負荷を低減でき、半導体集積回路の高速化が可
能となる効果がある。
第１図は本発明の第１の実施例の回路図、第２図（ａ）
〜（ｄ）それぞれ本発明の第１の実施例における静電気
サージの放電経路を説明するための図、第３図は本発明
の第２の実施例の回路図、第４図は従来の半導体集積回
路の回路図である。 １……第１のダイオード、２……第２のダイオード、３
……第３のダイオード、４……第４のダイオード、５…
…第５のダイオード、６……第６のダイオード、７……
内部回路。
〜（ｄ）それぞれ本発明の第１の実施例における静電気
サージの放電経路を説明するための図、第３図は本発明
の第２の実施例の回路図、第４図は従来の半導体集積回
路の回路図である。 １……第１のダイオード、２……第２のダイオード、３
……第３のダイオード、４……第４のダイオード、５…
…第５のダイオード、６……第６のダイオード、７……
内部回路。
Claims (2)
- 【請求項１】半導体装置の入出力端子と高電位側電源端
子間に第１のダイオード、入出力端子と低電位側電源端
子間に第２のダイオード、前記両電源端子間に第３のダ
イオードをそれぞれ挿入した静電保護回路を有すること
を特徴とする半導体集積回路。 - 【請求項２】第３のダイオードの逆耐圧が電源端子間電
圧より高く、第１のダイオードまたは第２のダイオード
の逆耐圧より低いか又は等しい請求項１記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24417789A JP2715593B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24417789A JP2715593B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105962A JPH03105962A (ja) | 1991-05-02 |
| JP2715593B2 true JP2715593B2 (ja) | 1998-02-18 |
Family
ID=17114911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24417789A Expired - Lifetime JP2715593B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715593B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4135522C2 (de) * | 1991-10-28 | 1996-11-21 | Siemens Ag | Schaltungsanordnung zum Schutz integrierter Schaltkreise |
| JP4996057B2 (ja) * | 2004-05-26 | 2012-08-08 | 旭化成エレクトロニクス株式会社 | 半導体回路 |
-
1989
- 1989-09-19 JP JP24417789A patent/JP2715593B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03105962A (ja) | 1991-05-02 |
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Legal Events
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