JPH0327566A

JPH0327566A - サージ保護装置

Info

Publication number: JPH0327566A
Application number: JP2057128A
Authority: JP
Inventors: Shigeru Yano; 茂矢野; Masao Takiguchi; 滝口　雅夫
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-03-15
Filing date: 1990-03-08
Publication date: 1991-02-05
Anticipated expiration: 2014-05-17
Also published as: JP2892754B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、電子機能回路の静電気破壊を防止するサージ
保護装置に関するものである。

従来の技術第１０図は従来のサージ保護装置の一例である。これは
、特開昭５８−１５９３７０号公報に記載されたサージ
保護装置の等価回路図である。

第１０図において、内部回路１には、複数（この例では
２つ）の信号端子２．３と、一対の電源端子４，５が接
続されている。２つの信号端子２，３と負（またはＯＶ
）の電源端子５の間には、負の電荷を放電するためのダ
イオード６，７が図示の方向に接続されている。一方、
信号端子２，３と電源端子５の間には、正の電荷を放電
するための正電荷放電回路８が接続されている。正電荷
放電回路８は、アノードが信号端子２，３に接続された
ダイオード９，１０と、コレクタがダイオード９，１０
のカソートに接続され、エミッタが電源端子５に接続さ
れ、ベースがオープンとなったトランジスタ１１とで構
成されている。

次に、第１０図のサージ保護装置の動作を説明する。

信号端子２，３にそれぞれ印加される入力電圧が、内部
回路１の動作電圧の範囲内にあるときには、１・ランジ
スタ１１がカッ１・オフ状態であり、正電荷放電回路８
が高インピーダンスになっている。また、ダイオード６
，７もカットオフ状態で５６あり、高インピーダンスになっている。このため、サー
ジ保護装置は何ら動作せず、信号端子２，３に印加され
た電圧はそのまま内部回路ｌに供給され、通常の信号処
理が行なわれる。

一方、何らかの理由により、信号端子２，３に負の高電
圧が加わると、ダイオード６，７が導通する。このため
、負の高電圧はダイオード６．７を介して電源端子５に
バイバスされる。その結果、内部回路１が負の高電圧に
よって破壊されるのを阻止することができる。

逆に、信号端子２，３に、１・ランジスタ１１の耐圧を
越えるような正の高電圧が加わると、トランジスタ１１
がＢＶＣＥＯ（ベース開放時のコレクタ・エミッタ間耐
圧）でブレークダウンする。このため信号端子２，３の
入力電圧はＢＶＣＥＯにクランプされる。このようにし
て正電荷保護回路８が信号端子２，３に加わる入力電圧
を制限することにより、内部回路１を正の静電気による
破壊から保護することができる。

第１２図は従来のサージ保護装置の他の例である。これ
は、特公昭４８−３０１８９号公報に記載されたサージ
保護装置である。

第１２図において、内部回路１には、信号端子１２と、
一対の電源端子４，５が接続されている。信号端子１２
と正の電源端子４の間には、図示の極性で、正の電荷を
放電するためのダイオード１３が接続されている。一方
、信号端子１２と負（またはＯＶ）の電源端子５の間に
は、図示の極性で、負の電荷を放電するためのダイオー
ド１４が接続されている。

次に、第１２図のサージ保護装置の動作を説明する。

信号端子１２に加えられる人力電圧が電源電圧の範囲内
にあるときは、ダイオード１３．１４が共にカットオフ
状態にあり、共に高インピーダンスとなっている。この
ためサージ保護装置は何ら動作せず、信号端子１２に印
加された人力電圧がそのまま内部回路１に供給され、通
常の信号処理が行われる。

一方、何らかの理由により、信号端子１２に電源電圧を
越える正の高電圧が加わると、ダイオード１３が導通し
て信号端子１２に加わる入力電圧をクランプする。逆に
、信号端子１２に電源電圧を越える負の高電圧が加わる
と、ダイオード１４が導通して信号端子１２に加わる入
力電圧をクランプする。

第１２図に示すサージ保護装置は、このようにして内部
回路１をサージ電圧による破壊から保護する。

発明が解決しようとする課題ところが、第■０図，第１２図に示す従来のサージ保護
装置には、それぞれ次のような問題がある。

第１０図のサージ保護装置においては、実際の使用時、
すなわち、一対の電源端子４，５間に電源電圧が印加さ
れ、かつ複数の信号端子２，３に電源電圧を越えない範
囲内の入力電圧が印加されているとき、ダイオード９，
１０および１・ランジスタ１１は導通しない。このよう
な入力条件下での第１０図の等価回路は第１１図のよう
になす。

すなわち、ダイオード９，１０は静電容量１５，１６に
許き換わり、トランジスタ１１はコレクタ抵抗１７とコ
レクタ・エミッタ間静電容量１８の並列回路に置き換わ
る。このようなサージ保護装置を、たとえば高周波増幅
器やスイッチング回路のように、高周波信号やスイッチ
ング信号を扱う回路の入力部に適用した場合、入力信号
の高周波領域において、静電容量１５．１６が低インピ
ーダンスになる。このため、複数の信号端子２，３間が
低インピーダンスの静電容量１５．１６を介して結合さ
れたことになり、一方の信号端子２に加えられた入力信
号が他方の信号端子３に混入し、いわゆるクロストーク
が発生する。このクロストークは、高周波増幅器やスイ
ッチング回路に限らず、低周波増幅器であっても、高入
力インピーダンスの回路や高利得の回路において同様に
発生する。

第１２図のサージ保護装置においては、信号端子１２と
他の信号端子の間には静電容量が存在しない。このため
、実使用時に第１０図のサー゛シ保９ ■　０護装置のようなクロストークは発生しない。ところが、
第１２図のサージ保護製置に、ｂいては、ダイオード１
３．１４の接合容量が、信号端子１３と一対の電源端子
４，５間に付加されるため、策子機能回路の高域の周波
数特性が劣化するという問題がある。

また、一般に、電子機能回路を組込んだ半導体集積回路
（以下ＩＣと呼ぶ）が静電気によって破壊されやすい環
境は、（１）ＩＣがマガシンに収納されて輸送されるとき（２
）ＩＣが電子機器に組込まれるとき等であり、いずれも
ＩＣの外部からＩＣに対して摩擦が加えられる環境であ
る。このような環境においては、ＩＣの全ての端子が電
気的に絶縁されている。このような環境下において、第
１２図のサージ保護装置を組込んだＩＣの信号端子１２
に印加されたサージ電圧は、内部回路１内のインピーダ
ンス、いいかえれば一対の電源端子４，５間のインピー
ダンスを介して放電されることになる。このため、第１
２図のサージ保護装置においては、サージ保護の効果（
放電能力）が、電源端子４，５間のインピーダンスの大
きさによって左右されるという問題がある。たとえば、
集積度の小さいＩＣは、一般に消費電流が少なく、電源
端子４，５間の内部直流抵抗が大きい。さらに、１つの
半導体基板内に形成される抵抗素子やトランジスタ素子
の接合面積が小さいため、必然的に電源端子４，５間の
等価的な接合面積も小さくなる。このような集積度の小
さいＩＣの信号端子１２に正の静電気が印加されると、
正の電荷はダイオード１３を介して内部回路１へ流れる
が、電源端子４，５間のインピーダンスが大きいため、
電荷の吸収能力が弱い。このため、電源端子４，５間の
電圧が上昇しやすく、かつ長時間にわたって高い電圧を
維持することになる。この傾向は、電源端子４．５間の
内部インピーダンスの大きいＩＣほど顕著に現われ、静
電気によってＩＣを破損する確率が高くなる。

なお、第１０図に示した従来のサージ保護装置において
は、１・ランジスタ１１のブレークダウン電圧ＢＶＣＥ
Ｏによって正電荷の放電経路を形成するため、電源端子
４．５間のインピーダンスと無関係に動作する良好なサ
ージ保護効果が得られる。

このように、第１０図，第１２図に示した従来の２つの
サージ保護装置は、それぞれに一長一短がある。このた
めＩＣの設計者は、ＩＣの用途や回路素子の集積度を考
慮して、各ＩＣに最適と思われるサージ保護装置を選択
しなければならなかった。しかし、その判断基準は、設
計者の経験を基にした直感に頼っているのが現状である
。

このような背景から、どのようなＩＣの設計仕様にも対
応できる汎用性の高いサージ保護装置の実現が強く望ま
れている。

本発明はこのような要望に応え得るサージ保護装置を提
供することを目的とする。

すなわち、本発明の第↓の目的は、信号端子間のクロス
トークが発生しないサージ保護装置を提供することにあ
る。

本発明の第２の目的は、ＩＣの内部回路の集積度と無関
係に、常に一定の放電能力が得られるサージ保護装置を
提供することにある。

本発明のその他の目的は以下に図面とともに示す実施例
より明らかとなるであろう。

課題を解決するための手段本発明は、保護すへき内部回路に信号端子、第１，第２
の電源端子をそれぞれ接続し、信号端子と第１，第２の
電源端子の間に第１，第２のダイオードを接続し、第１
，第２の電源端子間にサージ電流の放電バスとして作用
する保護トランジスタを接続したものである。

作用このようにすれば、第１，第２の電源端子間に接続され
た内部回路の放電能力が小さい場合ても、保護トランジ
スタを介してサージ電圧を短時間に放電することができ
る。このため、電源端子を複数に分割した場合、低消費
電流のＩＣの場合、あるいは素子数の少ないＩＣの場合
等のように内部回路での放電能力の弱いＩＣに応用すれ
ば、特に顕著な効果が得られる。

１３１　４また本発明によれば、正の電源側にある保護ダイオード
が低インピーダンスの電源に接続されるため、複数の信
号端子間が接合容量で結合されることもない。このため
、複数の信号端子間でのクロストークも発生しない。

このように本発明のサージ保護装置によれば、ＩＣの設
計仕様（たとえば内部回路の放電能力の大きさ等）に無
関係に常に安定したサージ保護機能が得られるから、極
めて汎用性の高いサージ保護装置が提供できる。

実施例以下、本発明のサージ保護装置について、添イ；１図面
に示す実施例とともに説明する。

第１図は本発明の第１の実施例におけるサージ保護装置
の回路図である。第１図において、内部回路１には、信
号端子１２と、一対の電源端子４，５が接続されている
。信号端子１２は、内部回路１への入力信号が印加・さ
れる信号入力端子であってもよいし、内部回路１からの
信号が出力される信号出力端子であってもよい。信号端
子１２と正の電源端子４の間には、正の電荷を放電する
ための第１のダイオード１３が図示の極性で接続されて
いる。信号端子１２と負（またはＯＶ）の電源端子５の
間には、負の電荷を放電するための第２のダイオード１
４が図示の極性で接続されている。以上の構成は、第１
２図に示した従来のサージ保護装置と同一である。第１
図の実施例において特徴的なことは、一対の而源端子４
，５間に保護トランジスタ１９を接続した点である。保
護トランジスタｌ９のコレクタは正の電源端子４に接続
され、エミッタは負の電，源端子５に接続され、ベース
はオープンになっている。

次に第■図のサージ保護装置の動作を説明する。

信号端子１２に印加される入力電圧が電源電圧の範囲内
にあるときは、第ｌ，第２のダイオード１３．１４が共
にカットオフ状態にあり、共に高インピーダンスとなっ
ている。このため、サージ保護装置は何ら動作せず、信
号端子１２に印加された入力電圧がそのまま内部回路１
に供給され、通常の信号処理が行われる。

一方、何らかの理由により、信号端子１２に電源電圧を
越える負の高電圧が印加されると、第２のダイオード１
４が導通し、信号端子１２の電圧が順方向ダイオード電
圧（約０．７Ｖ）にクランプされる。その結果、内部回
路１が負の高電圧によって破壊されるのを阻止すること
ができる。

以上の通常動作時および負の高電圧印加時の動作は第１
２図に示した従来のサージ保護装置と同一である。

次に、信号端子１２に電源電圧を越える正の高電圧が加
わると、第１のダイオード１３が導通し、正の電源端子
４の電位を上昇させる。そして正の電源端子４の電位が
保護トランジスタ１９のＢＶｃａｏ（ベース開放時のコ
レクタ・エミツタ間ブレークダウン電圧）に達すると、
保護トランジスタ１９がブレークダウン現象を起こして
、正の電源端子４と負の電源端子５の間が低インピーダ
ンスになる。このようにして、信号端子１２に加えられ
た正の高電圧による内部回路１の破壊が阻止される。

通常、保護トランジスタ１９の放電能力は、内部回路１
の放電能力に比べて十倍以上高い。したがって第１図の
実施例によれば、第１２図の従来のサージ保護装置に比
べて、正の電荷の放電時間を大幅に短縮することがてき
る。特に保護トランジスタｌ９として電流能力が大きい
トランジスタを用いれば、正の電荷を更に短時間に放電
することができる。その結果、内部回路ｌを構戒するト
ランジスタのベース・エミッタ間ブレークダウン電圧Ｂ
　ＶＢＥＯ（通常５ｖ程度）より高い電圧（保護トラン
ジスタ１９のコレクタ・エミッタ間ブレークダウン電圧
ＢＶＣＥＱにより決まる電圧で、通常２０Ｖ程度）が加
わったとしても、正の電荷は極めて短い時間で放電され
るため、内部回路１がジュール熱によって破損されるの
を確実に保護することができる。

第２図は本発明の第２の実施例におけるサージ保護装置
の回路図である。第２図において、第１図と同一部分に
は同一の番号を付している。第１１　７１　８図と異なる点は、保護トランジスタ１９のヘース・エミ
ッタ間にダイオード２０を接続した点てある。

第１図の構成においては、保護１・ランジスタ１９にコ
レクタ・ベース間リーク電流Ｉ　ＣＢＯが流れる。

このリーク電流は一種のベース電流として作用する。そ
の結果、保護トランジスタ１９のコレクタ・エミッタ間
を、リーク電流Ｉ　ＣＢＯを保護１・ランジスタ１９の
直流電流増幅率（ｈｆｅ）倍した、ＩｃＢｏＸ　ｈ　ｆ
　ｅのコレクタ電流が流れる。そしてこのコレクタ電流
が、直流電流増幅率（ｈ　ｆ　ｅ）のばらつきに応して
ばらつくという問題がある。

そこで、第２図の実施例においては、保護トランジスタ
１９のベース・エミッタ間にダイオー１・２０を接続し
て、リーク電流によるコレクタ電流のばらつきを抑えて
いる。特に、ダイオード２０を、保護トランジスタ１９
と同一形状のトランジスタをダイオード接続したもので
構成ずれば、保護トランジスタ１９のコレクタ電流を、
リーク電流Ｉ　ＣＢＯを約２倍した値に抑えることがで
きる。

第３図は本発明の第３の実施例におけるサージ保護装置
を示す回路図である。第３図においても、第１図，第２
図と同一部分には同一番号を付している。第１図と異な
る点は、保護トランジスタ１９のヘース・エミッタ間に
抵抗素子２１を接続した点てある。

抵抗素子２１の抵抗値をＲとしたとき、Ｉ　ｃａｏ　Ｘ
　Ｒ≦０．７Ｖ　　　　　　　・・・・・・（１）の範
囲内であれば、保護トランジスタｌ９のコレクタにはリ
ーク電流Ｉ　ＣＢＯに相当するコレクタ電流しか流れな
い。これによってコレクタ電流のばらつきを抑えること
ができる。

第４図は第３図における抵抗素子２１の抵抗値Ｒを変化
させたときの保護トランジスタ１９のブレークダウン電
圧ＢＶＣＥＨの変化を示すものである。第４図から明ら
かなように、保護トラン゛ジスタ１９のブレークダウン
電圧ＢＶＣＥＲは、抵抗値Ｒの変化に応して、ＢＶｃｅ
ｏ（エミッタ開放時のコレクタ・ベース間ブレークダウ
ン電圧）からＢＶＣＥＯ（ベース開放時のコレクタ・エ
ミッタ間ブレークダウン電圧）の範囲内で変化する。前
述のように、抵抗値Ｒを（１）式を満たすような小さな
値に設定ずると、コレクタ電流をリーク電流程度に抑え
ることができるが、第４図から判るように、この場合に
は保護トランジスタ１９のブレークダウン電圧が高くな
り、それだけサージ保護効果が悪くなる。したがって抵
抗素子２１の抵抗値Ｒは、リーク電流の影響を抑え、か
つブレークダウン電圧の上昇を抑えることができるよう
な適切な値に設定することが望ましい。一般的には数Ｋ
Ω以上の抵抗素子を用いればよい。

第５図は本発明の第４の実施例におけるサージ保護装置
の回路図である。第５図の実施例は、対の電源端子４，
５間にＭＯＳ　トランジスタからなる保護トランジスタ
２２を接続したものである。すなわち、保護トランジス
タ２２の１・レインＤが正の電源端子４に接続され、ソ
ースＳおよびゲー１−　Ｇが負の電源端子５に接続され
ている。

このようにすれば、ＭＯＳトランジスタのブレークダウ
ン電圧によって内部回路１を保護することができる。し
かも内部回路１がＭＯＳ　トランジスタで構成される場
合には、内部回路１内のトランジスタと保護トランジス
タ２２のブレークダウン電圧との相関がとれるため、プ
ロセスパラメータの変動にかかわらず、常に内部回路１
に最適の保護回路を梢成することができる。

第６図は本発明の第５の実施例におけるサージ保護装置
の回路図である。第６図の実施例は、内部回路１を構成
するＭＯＳ＋−ランジスタの閾値電圧■Ｔより大きな閾
値電圧ＶＴを有ずるＭＯＳｈランジスタを用いてＭＯＳ
タイオード２３を構成し、このＭＯＳダイオード２３を
一対の電源端子４，５間に接続したものである。すなわ
ち、Ｍ　Ｏ　ＳトランジスタのゲートＧ，１・レインＤ
間を接続することによってＭＯ’Ｓダイオード２３を構
成し、その１・レインＤを正の電源端子４に接続し、ソ
ースＳを負の電源端子５ｌコ接続したものである。

このように構成すれば、ＭＯＳダイオーｌ・２３の閾値
電圧ＶＴで一対の電源端子４，５間に放電２１２２経路を形成し、信号端子１２の電圧をクランブすること
ができる。

第７図は本発明の第６の実施例におけるサージ保護装置
の平面図である。

第７図において、半導体ヂップ２４の周辺には多数の入
出力パット２５が形成されている。各人出力パッド２５
は第１図等に示した信号端子１２に相当する。第７図に
は図示していないが、各入出力パッド２５にはサージ保
護用の第１，第２のダイオード（第１図の１３．１４．
）が接続され、また信号線を介して内部回路（第１図の
１）に接続されている。各入出力バッド２５の内側には
、一部が人出力パット２５のひとつに接続されたグラン
ド配線（負の電源配線）２６が形成されている。このグ
ランド配線２６は、第１図の負の電源端子５に相当する
。グランド配線２６の内側には、所定の間隔をあけてＶ
ＣＣ配線（正の電源配線）２７．２８が形成されている
。これらのＶＣＣ配線２７．２８は、第１図の正の電源
端子４に相当ずる。

各ＶＣＣ配線２７．２８は、それぞれ人出カパッ１・２
５のひとつに接続されている。なお、第７図では、半導
体チップ２４内に形成された複数の回路ブロックを選択
的に駆動し、トータル的な消費電力を削減するために複
数のＶＣＣ配線２７．２８を形成しているが、このこと
自体は本発明の本値とは関係ない。そして、入出力パッ
ド２５の近傍におけるＶＣＣ配線２７．２８とグランド
配線２６の間に、複数の保護素子２９が接続されている
。これらの保護素子２９は、第１図〜第６図に示した保
護１・ランジスタ１９，２２．２３に相当する。

第７図の実施例において特徴的なことは、一対の電源配
線間に接続される複数の保護素子２９を点在して配置し
た点である。

一般に半導体チップ２４のチップ面積が増大すると、電
源配線２６，２７．２８が長くなり、電源配線インピー
ダンスが大きくなるため、サージ保護効果が減少する。

そこで、第７図の実施例のように、保護素子２９を点在
させて配置し、長い電源配線の途中で何度か人力電圧を
クランプすれば、電源配線インピーダンスによる保護効
果の劣化を防止することができる。

第８図は本発明の第７の実施例におけるサージ保護装置
の平面図、第９図は第８図のｘ−ｘ’断面図である。第
８図，第９図において、半導体基板３０内にコレクタ領
域３１むよびエピタキシャル層３２が形され、エビタキ
シャル層３２内にはコレクタウォール３３．３４および
分離領域３５が形成されている。コレクタウォール３３
．３４に囲まれたエビタキシャル層３２内にはベース領
域３６およびエミッタ領域３７が形成されている。エビ
タキシャル層３２の表面には絶縁膜３８が形成され、こ
の絶縁膜３８にコンタクト窓３９．４０が形成されてい
る。絶縁膜３８上にはＶＣＣ配線４１，グランド配線４
２が形成され、それぞれコンタクト窓３９，４０を介し
てコレクタ領域３１およびエミッタ領域３７に接続され
ている。以上の構戒によって、第１図の実施例に示した
保護１・ランジスタ１９と、その電源端子４，５への接
続が実現される。

一般にチップ面積の大きい半導体チップにわいては、電
源配線インピーダンスを低減するために電源配線を３０
〜１００μｍ程度の広い幅で構成する。そこで、第８図
，第９図に示すように、このような幅の広い電源配線４
１．４２の直下における半導体基板３０内に保護トラン
ジスタを形成し、そのコレクタ，エミッタ領域をそれぞ
れ電源配線４１．４２に接続する。

このようにすれば、電源配線直下のデッドスペースを有
効に利用して保護トランジスタを構成することができる
。このため、第７図の実施例に示したように複数の保護
トランジスタ２９をひとつの半導体チップ２４内に構成
する場合にも、チップ面積が殆と増加しない。

なお、いずれの実施例にわいても、第１，第２のダイオ
ー１’ｌ３，１４を、いわゆるタイオー１・接続された
Ｉ・ランシスタて構成してもよいことは言うまでもない
。

発明の効果本発明は、保護すべき内部回路に信号端子、第１，第２
の電源端子をそれぞれ接続し、信号端子２５２６と第１，第２の電源端子の間に第１，第２のダイオード
を接続し、第１，第２の電源端子間にサージ電圧の放電
バスとして作用する保護１・ランシスタを接続したもの
である。

このようにすれば、第１，第２の電源端子間に接続され
た内部回路の放電能力が小さい場合でも、保護トランジ
スタを介してサージ電圧を短ＩＬ’ｉ間に放電すること
ができる。

また本発明によれば、正の電源側にある保護ダイオード
が低インピーダンスの電源に接続されるため、複数の信
号端子間が接合容量で結合されることもない。このため
、複数の信号端子間でのクロストークも発生しない。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるサージ保護装置
を示す回路図、第２図は本発明の第２の実施例における
サージ保護装置を示す回路図、第３図は本発明の第３の
実施例におけるサージ保護装置を示す回路図、第４図は
第３図の抵抗素子の抵抗値と保護トランジスタのブレー
クダウン電圧の関係を示す特性図、第５図は本発明の第
４の実施例におけるサージ保護装置の回路図、第６図は
本発明の第５の実施例におけるサージ保護装置の回路図
、第７図は本発明の第６の実施例におけるサージ保護装
置を組込んだ半導体チップの平面図、第８図は本発明の
第７の実施例におけるサージ保護装置の要部を示す平面
図、第９図は第８図のｘ−ｘ’断面図、第１０図は従来
のサージ保護装置の回路図、第１１図は第１０図の等価
回路図、第１２図は従来の他のサージ保護装置の回路図
である。 ■・・・・・・内部回路、４，５・・・・・・第１，第
２の電源端子、１２・・・・・・信号端子、１３，１４
・・・・・・第１，第２のダイオード、１９・・・・・
・保護トランジスタ、２０・・・・・・第３のダイオー
ド、２１・・・・・・抵抗素子、２２・・・・・・保護
ＭＯＳトランジスタ、２３・・・・・・ＭＯＳダイオー
ド、２４・・・・・・半導体チップ、２５・・・・・・
入出力パッド、２６・・・・・・グランド配線、２７．
２８・・・・・・ＶＣＣ配線、２９・・・・・・保護素
子、３０・・・・・・半導体基板、３１・・・・・・コ
レクタ領域、３２・・・・・・エビタキシャル層、３３
．３４・・・・・・コレクタウオール、３５・・・・・
・分離領域、３６・・・・・・ベース領域、３７・・・
・・・エミッタ領域、３８・・・・・・絶縁膜、３９．
４０・・・・・・コンタクト窓、４１・・・・・・ＶＣ
Ｃ配線、４２・・・・・・グランド配線。

Claims

【特許請求の範囲】

（１）保護されるべき内部回路、上記内部回路に接続された信号端子、第１の電源端子お
よび第２の電源端子、上記信号端子にアノードが接続され、上記第１の電源端
子にカソードが接続された第１のダイオード、上記信号端子にカソードが接続され、上記第２の電源端
子にアノードが接続された第２のダイオード、上記第１、第２の電源端子間にコレクタ・エミッタ電極
間導電路か接続された保護バイポーラトランジスタ、を備えたサージ保護装置。
（２）保護バイポーラトランジスタのベース電極が開放
されていることを特徴とする特許請求の範囲第１項記載
のサージ保護装置。
（３）保護バイポーラトランジスタのベース電極にアノ
ードを接続し、上記保護バイポーラトランジスタのエミ
ッタ電極にカソードを接続した第３のダイオードを設け
たことを特徴とする特許請求の範囲第１項記載のサージ
保護装置。
（４）第３のダイオードをダイオード接続されたバイポ
ーラトランジスタで構成し、上記バイポーラトランジス
タと保護バイポーラトランジスタとを同一形状のトラン
ジスタで構成したことを特徴とする特許請求の範囲第３
項記載のサージ保護装置。
（５）保護バイポーラトランジスタのベース電極とエミ
ッタ電極の間に抵抗素子を接続したことを特徴とする特
許請求の範囲第１項記載のサージ保護装置。
（６）抵抗素子の抵抗値を、数ＫΩ以上にしたことを特
徴とする特許請求の範囲第５項記載のサージ保護装置。
（７）保護されるべき、ＭＯＳ半導体素子で構成された
内部回路、上記内部回路に接続された信号端子、第１の電源端子、
および第２の電源端子、上記信号端子にアノードが接続され、上記第１の電源端
子にカソードが接続された第１のダイオード、上記信号端子にカソードが接続され、上記第２の電源端
子にアノードが接続された第２のダイオード、上記第１、第２の電源端子間にドレイン・ソース電極間
導電路が接続された保護ＭＯＳトランジスタ、を備えたサージ保護装置。
（８）保護ＭＯＳトランジスタのゲート電極とソース電
極間が接続されていることを特徴とする特許請求の範囲
第７項記載のサージ保護装置。
（９）保護ＭＯＳトランジスタのゲート電極とドレイン
電極間が接続されていることを特徴とする特許請求の範
囲第７項記載のサージ保護装置。
（１０）保護されるべき内部回路、上記内部回路に接続された信号端子、第１の電源端子、
および第２の電源端子、上記信号端子と上記第１、第２の電源端子間にそれぞれ
接続された第１、第２のダイオード、上記第１、第２の電源端子間に接続され、上記信号端子
に加わるサージ電流の放電バスとして作用する保護トラ
ンジスタ、を備えたサージ保護装置。
（１１）半導体チップの周辺に形成された複数の入出力
パッド、上記半導体チップ内に形成された、保護されるべき内部
回路、上記複数の入出力パッドのうちの電源パッドに接続され
、かつ上記半導体チップ内を相互に隣接した状態で配線
された第１、第２の電源配線、上記複数の入出力パッドのうちの信号入力又は信号出力
パッドと上記第１、第２の電源配線をそれぞれ上記内部
回路に接続する手段、上記各信号入力又は信号出力パッドと上記第１、第２の
電源配線の間にそれぞれ接続された第１、第２のダイオ
ード、上記第１、第２の電源配線間に接続された複数の保護ト
ランジスタ、を備え、上記複数の保護トランジスタを、上記第１、第
２の電源配線の長手方向にそった複数の位置に形成した
ことを特徴とするサージ保護装置。
（１２）保護トランジスタが上記第１または第２の電源
配線直下の半導体基板内に構成されていることを特徴と
する特許請求の範囲第１１項記載のサージ保護装置。