JP2009295855A

JP2009295855A - 集積回路

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Publication number: JP2009295855A
Application number: JP2008149200A
Authority: JP
Inventors: Nagisa Sasaki; なぎさ佐々木
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-06-06
Filing date: 2008-06-06
Publication date: 2009-12-17
Anticipated expiration: 2028-06-06
Also published as: US20120140366A1; US20090303645A1; JP5312849B2; US8094422B2

Abstract

【課題】集積回路において、入力保護回路セルとクランプ回路を含む電源セル間の寄生抵抗を小さくし、ＥＳＤ強度の低下を補うためにダイオードサイズをダイオード単体のＥＳＤ強度以上に大きくすることを抑え、入力保護回路のダイオードによる大きい入力容量成分、および直列抵抗の寄生抵抗成分により高周波信号電力が減衰するのを防ぐことを目的とする。
【解決手段】入力保護回路セルは、信号ピンに接続される入力端子７、高周波回路に接続されるとともに、入力端子７とノード６０により接続される出力端子８、ノード６０とＶＤＤ間に設けられ、ノード６０からＶＤＤへ電流を流すダイオード１、ノード６０とＧＮＤ間に設けられ、ＧＮＤからノード６０へ電流を流すダイオード２を備える。また、ＶＤＤとＧＮＤ間において、ダイオード１およびダイオード２と並列に接続されるクランプ回路４を備える。
【選択図】図５

Description

本発明は、入力保護回路セルを含む集積回路に関する。

図１は、従来技術における入力保護回路セル７０および電源セル７１を示す図である。従来技術として、入力保護回路セル７０ではＥＳＤ強度を保つため、ＶＤＤ（電源電圧）−信号入力ライン間、信号入力ライン−ＧＮＤ（グランド）間に、容量数ｐＦの逆方向のダイオード１，２が接続され、また信号入力ラインに直列に直列抵抗４０が接続されている。電源セル５１については、図１に示すようにＶＤＤ−ＧＮＤ間に入力回路４３およびクランプ回路４が並列に接続されている。

図２は、従来技術の入力回路４３およびクランプ回路４について、さらに内部を詳細に示したものである。入力回路４３の入出力間にはダイオード４４が接続される。クランプ回路４はＶＤＤ−ＧＮＤ間に抵抗１１、容量１２が直列に接続され、ソース端子を電源電圧、ドレイン端子をグランドとするＮＭＯＳトランジスタ１０を備える。また、抵抗１１−容量１２間のノードと接続される入力部、ＮＭＯＳトランジスタ１０のゲート端子と接続される出力部を有するインバータ１３を備える。

図３は、入力保護回路セル７０および電源セル７１のレイアウトの一例を示す図である。

図４は、従来技術における入力保護回路セルおよび電源セルが搭載された集積回路８０のチップレイアウトを示す図である。レイアウト上は、それぞれ図４のように、入力保護回路セル５０，５１（各々前記入力保護回路セル７０に相当）および電源セル２６，２９（各々前記電源セル７１に相当）が構成されている。電源セル２６，２９はクランプ回路２６ａ，２９ａを含む。全体のチップ構成としては、図４のように、入力保護回路セル５０，５１はＲＦ入力パッドに隣接して配置され、クランプ回路４を含む電源セル２６，２９は、ＶＤＤパッド２０またはＧＮＤパッド２５に隣接して配置されている。

また、特許文献１，２において、ＥＳＤ保護回路について寄生容量を小さくする方法が示されている。

特開２００７−３１１８１３号公報特開２００３−１３７７５４号公報

しかしながら、ＲＦ入力パッドに高周波信号を入力する場合は、数ｐＦのダイオード１，２による大きい入力容量と、直列抵抗４０による寄生抵抗成分により高周波信号電力が減衰する問題があった。

ダイオードの容量が大きくなる要因について説明する。図４に示す各放電経路１００，１０１のように、入力保護回路セル５０，５１と電源セル２６，２９のセル間は配線金属で経由される。（図１における放電経路９）放電経路１００ではパルス入力からＧＮＤに至る放電経路は最短距離を取るが、放電経路１０１ではＶＤＤパッドに隣接する電源セル２６のクランプ回路２６ａがＲＦ入力パッドとＧＮＤパッドに対して遠い位置にあるため、図１に示す寄生抵抗４１の低インピーダンスが保てず、ＥＳＤ強度が不足してしまう。

この十分な低インピーダンスを保てないことを補うため、ダイオードはＥＳＤ印加時の動作電圧を下げるために、規定のＥＳＤ強度を保つ以上のダイオードサイズを使用せざるをえなかった。そのため、ダイオードの容量は大きくなってしまう。

例えば、図１の回路について、人体モデル静電破壊試験（ＨＢＭ／ＥＳＤ）で、ＲＦ入力パッドにＧＮＤ基準で正サージ２０００Ｖ印可する場合、ピーク電流は１．３３Ａ程度になる。このときクランプ回路４がＶｃ（Ｖ）で動作、ダイオード１は単体でＨＢＭ耐圧２０００Ｖ以上を満たすサイズのダイオードでありＶｄ（Ｖ）で動作するとし、寄生抵抗４１がＲｐ（Ω）のとき約１．３３Ｒｐ（Ｖ）の電圧ドロップとなる。これらを合計すると、ＲＦ入力パッドには（Ｖｃ＋Ｖｄ＋１．３３Ｒｐ）（Ｖ）がかかることになる。

被保護回路の劣化開始電圧は、Ｖｉｃ＝１１Ｖとする。Ｖｃ＝５Ｖ、Ｖｄ＝２．３Ｖ、Ｒｐ＝３Ωのとき、Ｖｉｃ（＝１１Ｖ）＜Ｖｃ＋Ｖｄ＋１．３３Ｒｐ（＝５＋２．３＋４＝１１．３Ｖ）となり、被保護回路に劣化開始電圧以上の電圧が印加されることになるため、ＨＢＭ耐圧２０００Ｖ以上の条件を満たすことができない。ダイオード１は、上記のサイズにおいて単体でＨＢＭ耐圧２０００Ｖ以上の強度を有していたとしても、動作電圧Ｖｄを（Ｖｉｃ−Ｖｃ−１．３３Ｒｐ）＝１１−５−４＝２Ｖ以下に保つ条件を満たすために、ダイオード面積を大きくせざるを得なかった。また、放電経路の抵抗が高いため、内部回路を保護するために直列抵抗４０も必要であった。

特許文献１，２に示されている方法は、ＥＳＤ保護回路について寄生容量を小さくするものであるが、上述した放電経路の抵抗を低くするものではなく、該抵抗が高いことによる不具合を解決するものではない。

本発明は上述のような問題を解決するためになされたものであり、集積回路において入力保護回路セルとクランプ回路間の寄生抵抗を小さくし、ＥＳＤ強度の低下を補うためにダイオードサイズをダイオード単体のＥＳＤ強度以上に大きくすることを抑え、入力保護回路のダイオードによる入力容量成分、および直列抵抗の寄生抵抗成分により高周波信号電力が減衰するのを防ぐことを目的とする。

本発明の一実施形態に係る集積回路は、信号ピン、高周波回路を含む内部回路、信号ピンと内部回路との間に配置され、信号ピンの信号を高周波回路に与える際の保護動作を行う入力保護回路セルを備える。入力保護回路セルは、信号ピンに接続される入力端子、高周波回路に接続されるとともに、入力端子と接続ノードにより接続される出力端子と、接続ノードと高電位電源間に設けられ、接続ノードから高電位電源へ電流を流す第１のダイオード、接続ノードと低電位電源間に設けられ、低電位電源から接続ノードへ電流を流す第２のダイオードを備える。また、高電位電源と低電位電源間において、第１のダイオードおよび第２のダイオードと並列に接続されるクランプ回路を備える。

本発明の一実施形態に係る集積回路は、クランプ回路を入力保護回路セル内に構成することにより、ＥＳＤパルス電流放電経路を従来より多く設けることができ、低インピーダンスを維持できる。放電経路の低インピーダンス化により、入力保護回路のダイオードについて、ＥＳＤ強度を保つ最低限のサイズを選択することができ、ＥＳＤ強度を確保しつつ高周波信号のロスを低減できる。また、放電経路の低インピーダンス化により、直列に接続する抵抗素子を削除することができ、高周波信号のロスを低減できる。

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。

（構成）
本実施の形態に係る入力保護回路セルの回路図を図５に示す。

入力保護回路セル７０は、搭載される集積回路の信号ピンと高周波回路を含む内部回路の間に配置される回路であって、信号ピンに接続される入力端子７、高周波回路に接続されるとともに、入力端子７とノード（接続ノード）６０により接続される出力端子８を備える。また、ノード６０とＶＤＤ（高電位電源）５間に設けられ、ノード６０からＶＤＤ５へ電流を流すダイオード（第１のダイオード）１、ノード６０とＧＮＤ（低電位電源）６間に設けられ、ＧＮＤ６からノード６０へ電流を流すダイオード（第２のダイオード）２を備える。さらにＶＤＤ５とＧＮＤ６間において、ダイオード１およびダイオード２と並列に接続されるクランプ回路４を備える。なお、３は放電経路９における寄生抵抗を示す。

図６は、クランプ回路４の内部まで記載された入力保護回路セル７０の回路図を示す。クランプ回路４は、ＶＤＤ５に接続されるソース端子、ＧＮＤ６に接続されるゲート端子およびドレイン端子を有するＮＭＯＳトランジスタ１０を備える。

図７は、図６に示す入力保護回路セル７０のレイアウトの一例を示す図である。ＶＤＤを供給するＶＤＤリング（第１の配線）３０、ＶＤＤリング３０と略平行に配置されＧＮＤを供給するＧＮＤリング（第２の配線）５ｂを備える。また、ＶＤＤリング３０とＧＮＤリング５ｂ間においてＶＤＤリング３０寄りに配置されるダイオード１、ＶＤＤリング３０とＧＮＤリング５ｂ間においてＧＮＤリング５ｂ寄りに配置されるダイオード２を備える。さらに、ＧＮＤリング５ｂの外側に配置されるＮＭＯＳトランジスタ１０、ＶＤＤリング３０の外側に配置される出力端子８ａ、ＮＭＯＳトランジスタ１０の外側に配置される入力端子７ａを備える。

本実施の形態において、後述する放電経路の低インピーダンス化によりダイオード１およびダイオード２のサイズを従来技術に比べて小さくできる。さらに、ＮＭＯＳトランジスタ１０をクランプ回路として用いることにより、従来の技術で示した図２のクランプ回路４に対してレイアウト面積が縮小可能であり、クランプ回路４を入力保護回路セル７０に納めることができる。また、従来の技術で接続されていた直列抵抗４０は削除されている。

図８は、別の態様におけるクランプ回路４を含む入力保護回路セル７０の回路図を示す。クランプ回路４は、ＶＤＤ５とノード（第１のノード）６１間に接続される抵抗１１、ノード６１とＧＮＤ６間に接続される容量１２を備える。また、ノード６１とノード６２（第２のノード）間に接続され、ノード６１側を入力、ノード６２側を出力とするインバータ１３、ノード６２に接続されるゲート端子、ＶＤＤ５に接続されるソース端子、ＧＮＤ６に接続されるドレイン端子を有するＮＭＯＳトランジスタ１０を備える。

図９は、図８に示す入力保護回路セル７０のレイアウトの一例を示す図である。ＶＤＤを供給するＶＤＤリング３０、ＶＤＤリング３０と略平行に配置されＧＮＤを供給するＧＮＤリング３１、ＶＤＤリング３０の下に配置されるダイオード（第１のダイオード）１、ＶＤＤリング３０およびＧＮＤリング３１間においてダイオード１の横に配置されるダイオード（第２のダイオード）２を備える。また、ＶＤＤリング３０およびＧＮＤリング３１間においてダイオード２の横に配置される抵抗１１、ＶＤＤリング３０およびＧＮＤリング３１間において抵抗１１の横に配置される容量１２、ＧＮＤリング３１の下に配置されるインバータ１３、ＧＮＤリング３１の外側に配置されるＮＭＯＳトランジスタ１０、ＶＤＤリング３０の外側に配置される出力端子８ａ、ＮＭＯＳトランジスタ１０の外側に配置される入力端子７ａを備える。

本実施の形態において、後述する放電経路の低インピーダンス化によりダイオード１およびダイオード２のサイズを従来技術に比べて小さくできる。また、図８に示す入力保護回路セル７０は、従来の技術で示した図２のクランプ回路４と同様のクランプ回路を使用しているが、容量１２を１／２倍に、抵抗１１を２倍にする等の設計変更を行い、ＣＲ時定数を一致させるとともにレイアウト面積を縮小させることにより、クランプ回路４を入力保護回路セル７０内に納めることができる。従来の技術で接続されていた直列抵抗４０は削除されている。

図１０は、本実施の形態に係る集積回路８０のチップレイアウト図である。内部には高周波回路８１および低周波回路８２を備える。高周波回路８１側において、ＶＤＤパッド２０、制御信号パッド２１、ＲＦ入力パッド２２、ＲＦ入力パッド２３、制御信号パッド２４、ＧＮＤパッド２５を備える。ＶＤＤパッド２０およびＧＮＤパッド２５の内部においてクランプ回路２６ａ，２９ａを備える電源セル２６，２９（例えば各々図１，２の電源セル７１に相当）を備え、ＲＦ入力パッド２２，２３の内部において入力保護回路セル２７，２８（各々前記入力保護回路セル７０に相当）を備える。

すなわち、入力保護回路セル２７，２８は、集積回路８０の信号ピンに接続されるＲＦ入力パッド２２，２３と高周波回路８１を含む内部回路の間に配置され、図５に示す入力端子７はＲＦ入力パッド２２，２３に接続され、出力端子８は高周波回路８１に接続される。

チップ全体において共通のＶＤＤリング３０、ＧＮＤリング３１が配線される。図１１は、図１０のセル部を拡大した図である。

（動作）
次に動作について説明する。まず、クランプ回路の動作について説明する。

図６，７に示すクランプ回路４について、ＮＭＯＳトランジスタは通常動作範囲を超えると寄生バイポーラ動作を行うため、その特性を利用したものである。つまり、ＮＭＯＳトランジスタ１０は、通常動作時においては、ドレインに所定の電圧が印加されるため電流をほとんど流さない。一方、サージ印加時においては、ドレインに大きな電圧が印加されるため、ＮＭＯＳトランジスタ１０は寄生バイポーラ動作を行い、放電経路９により電流が流れる。

一方、図８，９に示すクランプ回路については、通常動作時はインバータ１３にＨレベルの電圧が入力されることによりＬレベルの電圧が出力され、ＮＭＯＳトランジスタ１０はＯＦＦの状態になる。一方、サージが印加されたときは、サージ印加直後インバータ１３のＰＭＯＳトランジスタ（図示せず）のソースはサージ印加電圧となり、インバータ１３のＰＭＯＳトランジスタのゲートは、サージ印加前の電圧となる。ソースとゲートの電位差により、インバータ１３のＰＭＯＳトランジスタがＯＮする。ＰＭＯＳトランジスタがＯＮすることによりＮＭＯＳトランジスタ１０のゲート電位は上昇するためＯＮし、サージ印加による電流は放電経路９によりＧＮＤへ流れる。その後、抵抗１１と容量１２からなる遅延回路により、サージ印加電圧が伝搬し、インバータ１３のＰＭＯＳトランジスタはＯＦＦし、ＮＭＯＳトランジスタ１０はＯＦＦし、放電終了となる。

クランプ回路４としては図６，７，８，９に示した構成に限定されず、通常動作時に放電経路９に電流を流さず、サージ印加時に放電経路９に電流を流すような構成であれば適用可能である。

図１１は、集積回路８０における放電経路を示す図である。ＲＦ入力パッド２２にサージが印加されたとき、従来の技術においては放電経路１００，１０１のみであったが、本実施の形態においては入力保護回路セル２７，２８がクランプ回路を含んでおり、放電経路１０１に対して経路の短い放電経路２００，２０１を有する。

従来の技術と同様に、図５の回路において人体モデル静電破壊試験（ＨＢＭ／ＥＳＤ）で、ＲＦ入力パッドより入力端子７にＧＮＤ基準で正サージ２０００Ｖ印加する場合について検討する。チップ全体における放電経路の寄生抵抗は、従来のクランプ回路が電源セルのみに含まれる場合と比べて、経路が増加することにより減少される。寄生抵抗は、従来の技術において記した３Ωから０．３Ωになったとする。

ピーク電流は１．３３Ａ程度になるため、クランプ回路４がＶｃ（Ｖ）で動作、ダイオード１は単体でＨＢＭ耐圧２０００Ｖ以上を満たすサイズのダイオードでありＶｄ（Ｖ）で動作するとし、寄生抵抗３がＲｐｐ（Ω）のとき、１．３３Ｒｐｐ（Ｖ）の電圧ドロップとなる。これらを合計すると、ＲＦ入力パッドには（Ｖｃ＋Ｖｄ＋１．３３Ｒｐｐ）（Ｖ）がかかることになる。

被保護回路の劣化開始電圧をＶｉｃ＝１１Ｖとする。Ｖｃ＝５Ｖ、Ｖｄ＝２．３Ｖ、Ｒｐｐ＝０．３Ωとなったとき、Ｖｉｃ（＝１１Ｖ）＞Ｖｃ＋Ｖｄ＋０．１３３Ｒｐ（＝５＋２．３＋０．４＝７．７Ｖ）となり、これらのネットワークは、被保護回路の劣化開始電圧に至ることなく、ＨＢＭ試験によるＥＳＤパルス電流を放電することができる。

（効果）
クランプ回路４を入力保護回路セル７０内に構成することにより、図１１に示すように放電経路を増加することができる。また、常に入力パッドに隣接してクランプ回路が存在するため、放電経路２００のようにいつでもＧＮＤに対し最短距離を保つことができる。他の入力保護回路内のクランプ回路による放電経路２０１も放電経路として利用でき、従来の放電経路１００，１０１も利用できる。すなわち、ＥＳＤパルス電流放電経路を増加させ、低インピーダンスを維持でき、チップ内に必要なクランプ回路数を保持できる。放電経路の低インピーダンス化により、入力保護回路セル７０のダイオード１，２について、ＥＳＤ強度を保つ最低限のサイズを選択することができ、ＥＳＤ強度を確保しつつ高周波信号のロスを低減できる。また、放電経路の低インピーダンス化により、直列に接続する直列抵抗４を削除することができ、高周波信号のロスを低減できる。

無線ＬＡＮ用ＲＦＩＣや、その他高周波ＩＣ全般に適用可能である。

従来の技術に係る入力保護回路セルおよび電源セルの回路を示す図である。従来の技術に係る入力保護回路セルおよび電源セルの回路を示す図である。従来の技術に係る入力保護回路セルおよび電源セルのレイアウトを示す図である。従来の技術に係るチップレイアウトを示す図である。本発明に係る入力保護回路セルの回路を示す図である。本発明に係る入力保護回路セルの回路を示す図である。本発明に係る入力保護回路セルのレイアウトを示す図である。本発明に係る入力保護回路セルの回路を示す図である。本発明に係る入力保護回路セルのレイアウトを示す図である。本発明に係るチップレイアウトを示す図である。本発明に係るチップレイアウトの一部を拡大した図である。

符号の説明

１，２ダイオード、３，４１寄生抵抗、４，２６ａ，２９ａクランプ回路、５ＶＤＤ、６ＧＮＤ、７，７ａ入力端子、８，８ａ出力端子、９放電経路、１０ＮＭＯＳトランジスタ、１１抵抗、１２容量、１３インバータ、２０ＶＤＤパッド、２１，２４制御信号パッド、２２，２３ＲＦ入力パッド、２５ＧＮＤパッド、２６，２９，７１電源セル、２７，２８，５０，５１，７０入力保護回路セル、３０ＶＤＤリング、３１ＧＮＤリング、４０直列抵抗、４３入力回路、６０，６１，６２ノード、８０集積回路、８１高周波回路、８２低周波回路、１００，１０１，２００，２０１放電経路。

Claims

信号ピンと、
高周波回路を含む内部回路と、
前記信号ピンと前記内部回路との間に配置され、前記信号ピンの信号を前記高周波回路に与える際の保護動作を行う入力保護回路セルと、を備え、
前記入力保護回路セルは、
前記信号ピンに接続される入力端子と、
前記高周波回路に接続されるとともに、前記入力端子と接続ノードにより接続される出力端子と、
前記接続ノードと高電位電源間に設けられ、前記接続ノードから高電位電源へ電流を流す第１のダイオードと、
前記接続ノードと低電位電源間に設けられ、前記低電位電源から前記接続ノードへ電流を流す第２のダイオードと、
前記高電位電源と前記低電位電源間において、前記第１のダイオードおよび前記第２のダイオードと並列に接続されるクランプ回路と、を備える、
集積回路。
前記クランプ回路は、
前記高電位電源に接続されるソース端子、前記低電位電源に接続されるゲート端子およびドレイン端子を有するＮＭＯＳトランジスタを備える、
請求項１に記載の集積回路。
前記高電位電源を供給する第１の配線と、
前記第１の配線と略平行に配置され前記低電位電源を供給する第２の配線と、
前記第１の配線と前記第２の配線間において前記第１の配線寄りに配置される前記第１のダイオードと、
前記第１の配線と前記第２の配線間において前記第２の配線寄りに配置される前記第２のダイオードと、
前記第２の配線の外側に配置される前記ＮＭＯＳトランジスタと、
前記第１の配線の外側に配置される前記出力端子と、
前記ＮＭＯＳトランジスタの外側に配置される前記入力端子と、を備える、
請求項２に記載の集積回路。
前記クランプ回路は、
前記高電位電源と第１のノード間に接続される抵抗と、
前記第１のノードと前記低電位電源間に接続される容量と、
前記第１のノードと第２のノード間に接続され、前記第１のノード側を入力、前記第２のノード側を出力とするインバータと、
前記第２のノードに接続されるゲート端子、前記高電位電源に接続されるソース端子、前記低電位電源に接続されるドレイン端子を有するＮＭＯＳトランジスタと、を備える、
請求項１に記載の集積回路。
前記高電位電源を供給する第１の配線と、
前記第１の配線と略平行に配置され前記低電位電源を供給する第２の配線と、
前記第１の配線の下に配置される前記第１のダイオードと、
前記第１の配線および前記第２の配線間において前記第１のダイオードの横に配置される前記第２のダイオードと、
前記第１の配線および前記第２の配線間において前記第２のダイオードの横に配置される前記抵抗と、
前記第１の配線および前記第２の配線間において前記抵抗の横に配置される前記容量と、
前記第２の配線の下に配置される前記インバータと、
前記第２の配線の外側に配置される前記ＮＭＯＳトランジスタと、
前記第１の配線の外側に配置される前記出力端子と、
前記ＮＭＯＳトランジスタの外側に配置される前記入力端子と、を備える、
請求項４に記載の集積回路。