JP2014511576A - 半導体ダイコア領域におけるｒ−ｃクランプ回路の分散型ビルディングブロック - Google Patents

半導体ダイコア領域におけるｒ−ｃクランプ回路の分散型ビルディングブロック Download PDF

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Abstract

半導体ダイは、半導体ダイの静電放電(ESD)保護のための抵抗器-キャパシタ(RC)クランプ回路を含む。RCクランプ回路は、パッドリングにおいて、および半導体ダイのコア領域において分散されるビルディングブロックを含む。ビルディングブロックは、コア領域において少なくとも1つのキャパシタブロックを含む。RCクランプ回路は、分散されたビルディングブロックの各々の間のチップレベルの導電層の接続も含む。

Description

本開示は、一般に、例として、電気的過大応力(EOS)および/または静電放電(ESD)事象から生じる過剰電圧を含む、潜在的に損傷を与える過剰電圧に対する保護を提供する半導体回路に関する。
現代の集積回路(IC)は、過剰電圧によって容易に損傷を受ける。これらの潜在的に損傷を与える電圧の通常のソースは、電気的過大応力(EOS)および静電放電(ESD)を含む。ESDは、固体電子工学における深刻な問題であり、直接接触または誘起電界のいずれかを介した異なる静電電位での本体または表面の間の静電荷の伝達である。シリコンなどの半導体、および二酸化ケイ素などの絶縁材料を使用して構築されるICは、ESD事象によって生成され得るより高い電圧を受けるとき、永続的に損傷を受け得る。
従来から、オンチップ回路は、ESD事象の間にICを保護するために使用される。従来のIC ESD保護方式では、特殊なクランプ回路は、しばしばIC電源レール間にESD電流を分流し、それによって、ICの敏感な内部要素を損傷から保護する。そのようなクランプ回路は、タイマー回路(たとえば、「突発波検出器(transient detector)」と呼ばれ得る抵抗器-キャパシタ(RC)タイマー)、および高ESD電流を放電するための大きいnチャンネルMOSFETデバイスを有する。したがって、IC母線においてESD事象に遭遇した場合、ICのメインデバイス(回路要素)が損傷を受けないように、クランプがオンになり、電圧を低減するように、IC内でしばしば母線クランプ回路が使用される。そのようなRCクランプの実装および使用は、当技術分野でよく知られている。
RCクランプサイズは、非常に大きく、低抵抗および高電流処理機能を提供するために、チップの金属層のほとんどまたはすべてを使用する。以前、RCタイマーおよびRCクランプのインバータ部分は、(パッドリングにおける)1つのパッドにあり、大きい電界効果トランジスタ(二極IGFETダイオード(bigfet))は、チップのパッドリングにわたって分散されていた。他の以前の実装では、RCクランプは、すべてのビルディングブロックを含む非常に大きい1個のRCクランプとして構成されていた。これらの設計の各々は、チップの金属層の大部分を占め、それによってチップの他の機能構成要素についてのルーティングオプションを大幅に制約する。
本開示の実施形態は、フリップチップのコア領域においてRCクランプのビルディングブロックを分散させることによって、導電層の使用を低減するRCクランプ設計を含む。
本開示の一態様は、コア領域およびパッドリングを有する半導体ダイを含む装置を提供する。コア領域は、タイマーベースのクランプ、たとえば、半導体ダイのESD保護のために構成されるRCクランプ回路を含む。RCクランプ回路は、コア領域において少なくとも1つのキャパシタブロックを有する分散されたビルディングブロックを含む。RCクランプ回路は、分散されたビルディングブロックの各々の間のチップレベルの導電(たとえば、金属)層の接続も含む。
別の態様では、半導体ダイにおいてクランプ回路を構成するための方法が提供される。方法は、半導体ダイのコア領域において少なくとも1つのキャパシタブロックを含むクランプ回路ビルディングブロックを構成するステップを含む。方法は、半導体ダイのチップレベルの導電層を介して分散されたビルディングブロックを結合するステップも含む。
これは、以下の詳細な説明がさらに良く理解され得るように、本開示の特徴および技術的利点をむしろ広く概説している。本開示のさらなる特徴および利点について以下に説明する。本開示の同じ目的を実行するために他の構造を変更または設計するための基礎として本開示が容易に利用され得ることは、当業者によって理解されるはずである。また、そのような等価の構成は、添付の特許請求の範囲に明記されている本開示の教示から逸脱しないことが、当業者によって認識されるはずである。構成および動作方法の両方に関して本開示の特徴であると考えられる新規性のある特徴は、添付の図面とともに考慮されると、さらなる目的および利点とともに以下の説明からより良く理解されよう。しかし、それぞれの図面は、例示および説明の目的のみに与えられており、本開示における限定の定義として考えられていないことを明確に理解されたい。
本開示の特徴、性質、および利点は、下記の詳細な説明を図面と併せ読めばより明らかになる。図中、同様の参照符号は、全体を通じて同じ部分を表す。
本開示の態様による分散型RCクランプ回路の例を概念的に示す概略図である。 本開示の態様による分散型RCクランプ回路の例を概念的に示す概略図である。 本開示の実施形態を有利に利用できる、例示的なワイヤレス通信システムを示す図である。 本開示の一態様による半導体ダイを構成するための方法を示すプロセスフロー図である。
従来のタイマーベースのクランプ回路設計の1つの弱点は、タイマーベースのクランプが大きい面積を占め、ESD電流を処理するための導電(たとえば、金属)層の大部分を使用することである。これによって、タイマーベースの(たとえば、RC)クランプを配置するためにかなりの領域が割り当てられるので、ブロックまたはチップレベルでの問題がもたらされ、タイマーベースのクランプ内の導電層の妨害のために、コア領域において信号をルーティングすることが難しくなる。
本開示の態様によれば、従来のタイマーベースのクランプの実装に関するこれらの問題は、タイマーベースのクランプのビルディングブロックを分散させることによって軽減され得る。分散されたタイマーベースのクランプは、フリップチップ構成または任意の他のチップ構成において適用することができる。
図1Aは、抵抗器およびキャパシタなど、タイマーベースの回路の構成要素が、半導体ダイのコア領域において互いから離れて分散されている、例示的なタイマーベースのクランプ回路のブロック図である。この例では、分散されたタイマーベースのクランプ回路は、RCクランプである。RCクランプは、たとえば抵抗器R1、R2、…Rn、キャパシタC1、C2、…Cn、Cdecap1…Cdecapn、インバータINV1、INV2…およびインバータプラス二極IGFETダイオードINV+BIGFET1、INV+BIGFET2、…INV+BIGFETnなど、より小さいビルディングブロックに分割される。この例示的なトポロジでは、抵抗器R1、R2、…Rnは、ノードVddに直列に結合され、キャパシタC1、C2…Cn、Cdecap1…Cdecapnは、ノードVssに結合される。図1Bは、代替の例示的なトポロジを示し、抵抗器R1、R2、…Rnは、ノードVssに直列に結合され、キャパシタC1、C2…Cn、Cdecap1…Cdecapnは、ノードVddに結合される。本開示に鑑みて、様々な他のトポロジを、本開示の範囲内で当業者によって構成することができることを理解されたい。たとえば、抵抗器およびキャパシタは、単一の構成要素に、または、1つまたは複数のインバータも含む単一の構成要素に結合することができる。別の例では、インバータは、互いに接続された2入力NANDゲートと置き換えられる。本開示の態様によれば、いくつかの設計目標を満たすため、たとえばチップ上の未使用の領域を満たすために、様々なトポロジを形成または再形成することができる。
図1Aおよび図1Bは複数のインバータプラス二極IGFETダイオードのビルディングブロックを示しているが、本開示の例は、様々な数の各構成要素、たとえば、図1Aに示すように3の代わりに5、7または9などのインバータ、または図1Bに示すように2の代わりに4、6、8などのインバータを含むことができることを理解されたい。ビルディングブロック間の結合は、チップレベルの導電層で行われる。結合は、RCタイミング(いくつかの抵抗器およびキャパシタのビルディングブロック)、RCクランプターンオン時間(金属ルーティングによってもたらされる最大の追加の負荷)、およびRCクランプ制限電圧(良好なクランピング特性を達成するためのいくつかのインバータプラス二極IGFETダイオード)を満たすように構成される。コア領域において分散される未使用のキャパシタは、デカップリングキャパシタとして使用することができる。図1Aに示されるように、破線は、RCクランプの構成要素間のチップレベルでの結合を表す。本開示の態様によるチップレベルでのそのような結合は、たとえば、チップレベルの導電層を介した結合を含む、以前から知られている1個のRCクランプを使用して遭遇し得るルーティングの問題およびルーティングの妨害を回避する。
本開示の実施形態は、キャパシタブロックなど、RCクランプ構成要素を配置するための(マイクロプロセッサなどの)ハードマクロ内の領域またはコア領域における未使用の領域を利用する能力を提供する。従来のRCクランプ技法によって受ける導電層のルーティング妨害は、RCクランプのビルディングブロックを分散させることによって回避される。コア領域において分散されたキャパシタは、RCクランプのビルディングブロック、またはデカップリングキャパシタとして使用することができる。
図2は、分散型RCクランプの一実施形態が有利に用いられ得る、例示的なワイヤレス通信システム200を示す。例示のために、図2は、3つの遠隔ユニット220、230および250、ならびに2つの基地局240を示している。ワイヤレス通信システムがこれよりも多くの遠隔ユニットおよび基地局を有してもよいことが、認識されよう。遠隔ユニット220、230および250は、分散型ESD回路225A、225Bおよび225Cをそれぞれ含む。図2は、基地局240から遠隔ユニット220、230、および250への順方向リンク信号280、ならびに、遠隔ユニット220、230、および250から基地局240への逆方向リンク信号290を示す。
図2では、遠隔ユニット220は携帯電話として示され、遠隔ユニット230はポータブルコンピュータとして示され、遠隔ユニット250はワイヤレスローカルループシステム内の固定ロケーション遠隔ユニットとして示されている。たとえば、遠隔ユニットは、セルフォン、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、またはメータ読取り機器などの固定ロケーションデータユニットであってもよい。図2は、本開示の教示に従った分散型RCクランプ回路を利用し得る遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。たとえば、本開示の実施形態による分散型RCクランプ回路は、任意のデバイスにおいて最適に使用することができる。
図3を参照して、本開示の態様による、半導体ダイを構成するための方法について説明する。ブロック302で、半導体ダイのコア領域において、キャパシタブロックを含むタイマーベースのクランプ回路ビルディングブロックが構成される。ブロック304で、半導体ダイのチップレベルの導電層を介して、分散されたビルディングブロックが結合される。
本開示の態様は、本明細書では、RCクランプ回路に関して説明されているが、本開示は、コア領域におけるタイマーベースのクランプの構成要素の分散についてより一般的に説明することを、当業者であれば理解されたい。本開示の範囲内で、クランプ内の回路の様々な構成要素は、特定のタイプの回路要素または構成要素に限定されない。たとえば、本開示の態様によれば、タイマーベースのクランプは、RCクランプに限定されない。一例では、抵抗器およびキャパシタは、単一の構成要素に結合することができ、または単一の構成要素内のインバータなどと結合することができる。別の例では、タイマーベースのクランプのインバータは、入力が互いに接続された2入力NANDゲートなど、様々な等価なまたは類似の論理回路と置き換えることができる。
特定の回路について説明したが、当業者には、開示する実施形態を実施するうえで開示された回路のすべてが必要とされるわけではないことが理解されよう。さらに、本開示に対する注目を維持するために、ある周知の回路については説明していない。
本開示およびその利点について詳しく説明したが、添付の特許請求の範囲によって規定される本開示の趣旨および範囲から逸脱することなく、本明細書において様々な変更、代用および改変を施せることを理解されたい。さらに、本出願の範囲は、本明細書において説明したプロセス、機械、製造、物質組成、手段、方法、およびステップの特定の実施形態に限定されるものではない。当業者には本開示の開示から容易に理解されるように、本明細書で説明した対応する実施形態と実質的に同じ機能を実行する、または実質的に同じ結果を実現する、現存するまたは今後開発されるプロセス、機械、製造、物質組成、手段、方法、またはステップを、本開示に従って利用してもよい。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップを範囲内に含むものである。
200 ワイヤレス通信システム
220 遠隔ユニット
225A 分散型ESD回路
225B 分散型ESD回路
225C 分散型ESD回路
230 遠隔ユニット
240 基地局
250 遠隔ユニット
280 順方向リンク信号
290 逆方向リンク信号

Claims (20)

  1. コア領域およびパッドリングを含む半導体ダイと、
    前記コア領域において構成されるタイマーベースのクランプ回路であり、前記クランプ回路が、前記コア領域において分散されたビルディングブロックを含み、前記分散されたビルディングブロックが、前記コア領域において構成される前記クランプ回路の少なくとも1つのキャパシタブロックを含む、タイマーベースのクランプ回路と、
    前記分散されたビルディングブロックを結合する複数のチップレベルの導電層と
    を備える装置。
  2. 前記ビルディングブロックが、
    抵抗器ブロックと、キャパシタブロックと、インバータブロックと、インバータプラス二極IGFETダイオードブロックと
    を備える、請求項1に記載の装置。
  3. 複数のサブブロックであり、前記抵抗器ブロックと、キャパシタブロックと、インバータブロックと、インバータプラス二極IGFETダイオードブロックとのうちの少なくとも1つが前記複数のサブブロックに分割される、複数のサブブロックと、
    前記サブブロックの各々の間のチップレベルの導電層構成要素と
    を備える請求項2に記載の装置。
  4. いくつかの抵抗器ブロックおよびいくつかのキャパシタブロックが、選択された抵抗器-キャパシタ(RC)タイミングを提供するために構成される、請求項2に記載の装置。
  5. 前記チップレベルの導電層が、選択された抵抗器-キャパシタ(RC)クランプターンオン時間を提供するために構成される、請求項2に記載の装置。
  6. いくつかのインバータプラス二極IGFETダイオードブロックが、選択された抵抗器-キャパシタ(RC)クランプ制限電圧を提供するために構成される、請求項2に記載の装置。
  7. 前記キャパシタブロックのうちの少なくとも1つが、デカップリングキャパシタとして構成される、請求項2に記載の装置。
  8. 携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットの少なくとも1つに統合される、請求項1に記載の装置。
  9. 半導体ダイにおいてクランプ回路を構成する方法であって、
    前記半導体ダイのコア領域において少なくとも1つのキャパシタブロックを含むクランプ回路ビルディングブロックを構成し、
    前記半導体ダイの複数のチップレベルの導電層を介して前記ビルディングブロックを結合する、方法。
  10. 前記ビルディングブロックが、
    抵抗器ブロックと、キャパシタブロックと、インバータブロックと、インバータプラス二極IGFETダイオードブロックと
    を備える、請求項9に記載の方法。
  11. 前記抵抗器ブロックと、キャパシタブロックと、インバータブロックと、インバータプラス二極IGFETダイオードブロックとのうちの少なくとも1つを複数のサブブロックに分割し、
    前記サブブロックの各々の間のチップレベルの導電層の接続を構成する
    請求項10に記載の方法。
  12. 選択された抵抗器-キャパシタ(RC)タイミングを提供するために、いくつかの前記抵抗器ブロック、およびいくつかの前記キャパシタブロックを構成する
    請求項10に記載の方法。
  13. 選択された抵抗器-キャパシタ(RC)クランプターンオン時間を提供するために、前記チップレベルの導電層を構成する
    請求項10に記載の方法。
  14. 選択された抵抗器-キャパシタ(RC)クランプ制限電圧を提供するために、いくつかのインバータプラス二極IGFETダイオードブロックを構成する
    請求項10に記載の方法。
  15. 前記キャパシタブロックのうちの少なくとも1つをデカップリングキャパシタとして構成する
    請求項10に記載の方法。
  16. 前記半導体ダイを、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つに統合する
    ことをさらに請求項9に記載の方法。
  17. 半導体ダイにおいてクランプ回路を構成する方法であって、
    前記半導体ダイのコア領域において少なくとも1つのキャパシタブロックを含むクランプ回路ビルディングブロックを構成するステップと、
    前記半導体ダイの複数のチップレベルの導電層を介して前記ビルディングブロックを結合するステップと
    を備える方法。
  18. 前記ビルディングブロックが、
    抵抗器ブロックと、キャパシタブロックと、インバータブロックと、インバータプラス二極IGFETダイオードブロックと
    を備える、請求項17に記載の方法。
  19. 前記抵抗器ブロックと、キャパシタブロックと、インバータブロックと、インバータプラス二極IGFETダイオードブロックとのうちの少なくとも1つを複数のサブブロックに分割するステップと、
    前記サブブロックの各々の間のチップレベルの導電層の接続を構成するステップと
    を備える請求項18に記載の方法。
  20. 前記半導体ダイを、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つに統合するステップ
    をさらに備える請求項17に記載の方法。
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