JP2002299448A - ライブラリセルおよび半導体集積回路の設計方法 - Google Patents
ライブラリセルおよび半導体集積回路の設計方法Info
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- JP2002299448A JP2002299448A JP2001099610A JP2001099610A JP2002299448A JP 2002299448 A JP2002299448 A JP 2002299448A JP 2001099610 A JP2001099610 A JP 2001099610A JP 2001099610 A JP2001099610 A JP 2001099610A JP 2002299448 A JP2002299448 A JP 2002299448A
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 アナログマスタースライスにおけるライブラ
リセルの特性を可変することや、未使用のセルを使用で
きるようにすることでライブラリセルの自由度を高め
る。 【解決手段】 アナログマスタースライスにおける素子
割当の固定されたライブラリセルであって、特性に影響
を与える可能性が高いアルミ配線１０１のみが固定さ
れ、それ以外の配線は未結線１０２となっており、ま
た、配線が接続する素子の端子位置も固定せず、そのラ
イブラリセルを利用したレイアウト設計時に素子の端子
位置の決定や、配線の追加を行うことにより、素子定数
の可変やライブラリ内部の未使用素子の有効利用を実現
する。
リセルの特性を可変することや、未使用のセルを使用で
きるようにすることでライブラリセルの自由度を高め
る。 【解決手段】 アナログマスタースライスにおける素子
割当の固定されたライブラリセルであって、特性に影響
を与える可能性が高いアルミ配線１０１のみが固定さ
れ、それ以外の配線は未結線１０２となっており、ま
た、配線が接続する素子の端子位置も固定せず、そのラ
イブラリセルを利用したレイアウト設計時に素子の端子
位置の決定や、配線の追加を行うことにより、素子定数
の可変やライブラリ内部の未使用素子の有効利用を実現
する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログマスター
スライス方式の半導体集積回路の設計方法およびそれに
使用するライブラリセルに関するものである。
スライス方式の半導体集積回路の設計方法およびそれに
使用するライブラリセルに関するものである。
【０００２】
【従来の技術】近年、半導体集積回路においては、回路
規模の増大や開発期間の短縮のために設計の自動化が進
んでいる。最近ではアナログ回路の分野においても自動
化が進み、トランジスタ、抵抗、容量といったアナログ
素子を予め配置した下地を用意しておき、配線の工程だ
けを設計することによって目的の機能を実現するアナロ
グマスタースライスが開発されている。
規模の増大や開発期間の短縮のために設計の自動化が進
んでいる。最近ではアナログ回路の分野においても自動
化が進み、トランジスタ、抵抗、容量といったアナログ
素子を予め配置した下地を用意しておき、配線の工程だ
けを設計することによって目的の機能を実現するアナロ
グマスタースライスが開発されている。
【０００３】アナログマスタースライスでは、回路設計
の工数を短縮するために、オペアンプやコンパレータ等
の頻繁に利用される回路を回路ライブラリとして用意し
ておき、このライブラリを用いて回路設計やレイアウト
設計を行っている。
の工数を短縮するために、オペアンプやコンパレータ等
の頻繁に利用される回路を回路ライブラリとして用意し
ておき、このライブラリを用いて回路設計やレイアウト
設計を行っている。
【０００４】回路ライブラリには、内部の配置配線が固
定されたライブラリセルが用意されており、レイアウト
設計時には回路設計時に使用したライブラリ回路に対応
するライブラリセルを用いて設計が行われる。ライブラ
リセルは通常ブラックボックスとして扱われ、中の配置
や配線経路の変更は行うことができない。また、ライブ
ラリ領域内部の未使用素子がある場合でも、これを使用
することはできない。
定されたライブラリセルが用意されており、レイアウト
設計時には回路設計時に使用したライブラリ回路に対応
するライブラリセルを用いて設計が行われる。ライブラ
リセルは通常ブラックボックスとして扱われ、中の配置
や配線経路の変更は行うことができない。また、ライブ
ラリ領域内部の未使用素子がある場合でも、これを使用
することはできない。
【０００５】図９は、従来のライブラリセルを示したも
のである。ライブラリセルはマスタースライスのユニッ
トと同じ大きさか、整数倍の大きさであり、ユニットに
適合するように作成されている。マスタースライスで
は、素子は予め配置されているため、ライブラリ自体は
９０１のような素子の端子を接続するアルミ配線と素子
の端子と接続するためのコンタクトにより構成されてい
る。ライブラリの領域内部には、９０２のような未使用
の素子が存在する場合があるが、この素子は使用するこ
とができない。
のである。ライブラリセルはマスタースライスのユニッ
トと同じ大きさか、整数倍の大きさであり、ユニットに
適合するように作成されている。マスタースライスで
は、素子は予め配置されているため、ライブラリ自体は
９０１のような素子の端子を接続するアルミ配線と素子
の端子と接続するためのコンタクトにより構成されてい
る。ライブラリの領域内部には、９０２のような未使用
の素子が存在する場合があるが、この素子は使用するこ
とができない。
【０００６】図１０は、ライブラリを用いる場合におけ
る従来のレイアウト設計フローを示したものである。ま
ず、ステップ１００１で回路中のライブラリセルの配置
位置を決定する。ライブラリセルはユニット単位で設計
されているため、どのライブラリセルをチップ上のどの
ユニットに割り当てるかを決定する。次に、ステップ１
００２で回路中のライブラリセル以外の基本素子の配置
を行う。ここでいう基本素子は抵抗、容量、トランジス
タなどであり、予め下地に配置されているものを回路上
の基本素子に割り当てる。最後にステップ１００３で素
子間の配線を行い、レイアウト設計が完了する。
る従来のレイアウト設計フローを示したものである。ま
ず、ステップ１００１で回路中のライブラリセルの配置
位置を決定する。ライブラリセルはユニット単位で設計
されているため、どのライブラリセルをチップ上のどの
ユニットに割り当てるかを決定する。次に、ステップ１
００２で回路中のライブラリセル以外の基本素子の配置
を行う。ここでいう基本素子は抵抗、容量、トランジス
タなどであり、予め下地に配置されているものを回路上
の基本素子に割り当てる。最後にステップ１００３で素
子間の配線を行い、レイアウト設計が完了する。
【０００７】
【発明が解決しようとする課題】ところが、最近では、
回路の多様化や動作速度の向上により、特性が少しずつ
異なる同様の回路がたくさん存在するため、ライブラリ
としてもたくさんの回路を用意しなければならないとい
う問題があった。また、求める特性に一致するライブラ
リ回路がない場合には、その都度、ライブラリ回路を作
成し、登録作業を行わなければならないため、ライブラ
リを使用して工数を削減することが難しかった。また、
マスタースライスでは、予め用意された素子しか利用す
ることができないうえに、ユニット内部に配線領域が必
要なためチップ面積に対して配置できる素子数が少なく
なってしまう。このような状況でライブラリセルを用い
るとライブラリセルの領域内部の未使用素子は使用でき
なくなるため、実際に使用できる素子の数はさらに減っ
てしまうという問題があった。
回路の多様化や動作速度の向上により、特性が少しずつ
異なる同様の回路がたくさん存在するため、ライブラリ
としてもたくさんの回路を用意しなければならないとい
う問題があった。また、求める特性に一致するライブラ
リ回路がない場合には、その都度、ライブラリ回路を作
成し、登録作業を行わなければならないため、ライブラ
リを使用して工数を削減することが難しかった。また、
マスタースライスでは、予め用意された素子しか利用す
ることができないうえに、ユニット内部に配線領域が必
要なためチップ面積に対して配置できる素子数が少なく
なってしまう。このような状況でライブラリセルを用い
るとライブラリセルの領域内部の未使用素子は使用でき
なくなるため、実際に使用できる素子の数はさらに減っ
てしまうという問題があった。
【０００８】本発明は、ライブラリに含まれる素子の定
数の可変によってライブラリ回路特性の微調整を可能に
し、さらにライブラリセル内部の未使用の素子を使用可
能にすることにより、上記の問題点を解決するものであ
る。このように、本発明はライブラリの自由度を高め、
より使いやすくすることを目的としている。
数の可変によってライブラリ回路特性の微調整を可能に
し、さらにライブラリセル内部の未使用の素子を使用可
能にすることにより、上記の問題点を解決するものであ
る。このように、本発明はライブラリの自由度を高め、
より使いやすくすることを目的としている。
【０００９】
【課題を解決するための手段】この目的を達成するため
に、本発明に係るライブラリセルおよびそのライブラリ
セルを用いる半導体集積回路の設計方法は、回路に含ま
れるすべての素子の割当位置は固定されており、かつ、
一部のアルミ配線の経路および一部の素子の端子位置は
予め定まっているが、それ以外のアルミ配線の経路およ
び素子の端子位置は定まっておらず、定まっていないア
ルミ配線の経路および素子の端子位置は、チップ全体の
レイアウト設計の時に自由に決められるようにしてお
り、この構成によって、ライブラリ内部の一部の配線経
路をレイアウト設計時に決めることができるようになる
ため、素子定数の変更や未使用素子の利用が可能にな
る。
に、本発明に係るライブラリセルおよびそのライブラリ
セルを用いる半導体集積回路の設計方法は、回路に含ま
れるすべての素子の割当位置は固定されており、かつ、
一部のアルミ配線の経路および一部の素子の端子位置は
予め定まっているが、それ以外のアルミ配線の経路およ
び素子の端子位置は定まっておらず、定まっていないア
ルミ配線の経路および素子の端子位置は、チップ全体の
レイアウト設計の時に自由に決められるようにしてお
り、この構成によって、ライブラリ内部の一部の配線経
路をレイアウト設計時に決めることができるようになる
ため、素子定数の変更や未使用素子の利用が可能にな
る。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて詳細に説明する。
て、図面を用いて詳細に説明する。
【００１１】アナログマスタースライスのチップは図６
のような構造になっており、素子が同じように配置され
ているユニットが並んだユニット構造になっている。こ
こで、６０１は信号を入出力するためのＩ／Ｏパッドで
あり、チップの周辺に配置される。６０２は素子が配置
されたユニットである。ユニットの例を図７に示す。ユ
ニット内にはトランジスタ、抵抗、容量などの基本素子
が規則的に配置されており、この図の例では、７０１は
抵抗、７０２はトランジスタ、７０３は容量である。
のような構造になっており、素子が同じように配置され
ているユニットが並んだユニット構造になっている。こ
こで、６０１は信号を入出力するためのＩ／Ｏパッドで
あり、チップの周辺に配置される。６０２は素子が配置
されたユニットである。ユニットの例を図７に示す。ユ
ニット内にはトランジスタ、抵抗、容量などの基本素子
が規則的に配置されており、この図の例では、７０１は
抵抗、７０２はトランジスタ、７０３は容量である。
【００１２】アナログマスタースライスでは、予め配置
された素子を用いて回路を実現するために、抵抗、容量
などの単体素子においては抵抗値や容量値といった素子
定数は数種類の値のものが用意されており、これらを並
列や直列に接続することによって、目的の定数を得る。
このようにいくつのかの素子を組み合わせて目的の定数
を持つ一素子を作るものを組み合わせ素子という。ま
た、抵抗や容量は端子のコンタクト位置を変えられる場
合もあり、これにより素子定数を変化させて目的の素子
定数を作るものをトリミング素子という。
された素子を用いて回路を実現するために、抵抗、容量
などの単体素子においては抵抗値や容量値といった素子
定数は数種類の値のものが用意されており、これらを並
列や直列に接続することによって、目的の定数を得る。
このようにいくつのかの素子を組み合わせて目的の定数
を持つ一素子を作るものを組み合わせ素子という。ま
た、抵抗や容量は端子のコンタクト位置を変えられる場
合もあり、これにより素子定数を変化させて目的の素子
定数を作るものをトリミング素子という。
【００１３】図８に組み合わせ素子とトリミング素子の
例を示す。下地上の抵抗８０１から８０６はすべて３Ｋ
オームとする。５Ｋオームの抵抗が必要な場合には、抵
抗８０１と抵抗８０２を配線８１１により直列に接続
し、抵抗８０１の端子を１Ｋオーム分トリミングするこ
とで、目的の値を得ることができる。また、１Ｋオーム
の抵抗が必要な場合には、配線８１２，８１３により、
抵抗８０４，８０５，８０６を並列に接続することによ
って作り出すことができる。
例を示す。下地上の抵抗８０１から８０６はすべて３Ｋ
オームとする。５Ｋオームの抵抗が必要な場合には、抵
抗８０１と抵抗８０２を配線８１１により直列に接続
し、抵抗８０１の端子を１Ｋオーム分トリミングするこ
とで、目的の値を得ることができる。また、１Ｋオーム
の抵抗が必要な場合には、配線８１２，８１３により、
抵抗８０４，８０５，８０６を並列に接続することによ
って作り出すことができる。
【００１４】図１は本発明の一実施の形態におけるマス
タースライスのライブラリセルの構造を示したものであ
る。ライブラリセルはユニットに合わせて配置するため
に素子の割り当てはすべて固定されている。１０１は素
子を接続するアルミ配線の例である。１０２などの点線
で示された部分は、ライブラリの機能を実現するために
必要な配線であるが、まだ配線経路が決定されていない
ものである。このように、素子を接続するアルミ配線
は、経路を変化させることにより機能や特性に変化のな
いものや、経路を変化させると特性に悪影響を与える可
能性があるものや、他の配線の配線障害になる可能性が
低く、経路を変化させることによる効果の少ないものは
固定しておき、それ以外の、特性を調整するのに有効な
素子に接続するものや、特性を調整する組み合わせ素子
を構成するためのものや、配線経路が未使用素子の近く
になる可能性が高いものはライブラリセルに含めず、レ
イアウト設計時に追加するものとする。
タースライスのライブラリセルの構造を示したものであ
る。ライブラリセルはユニットに合わせて配置するため
に素子の割り当てはすべて固定されている。１０１は素
子を接続するアルミ配線の例である。１０２などの点線
で示された部分は、ライブラリの機能を実現するために
必要な配線であるが、まだ配線経路が決定されていない
ものである。このように、素子を接続するアルミ配線
は、経路を変化させることにより機能や特性に変化のな
いものや、経路を変化させると特性に悪影響を与える可
能性があるものや、他の配線の配線障害になる可能性が
低く、経路を変化させることによる効果の少ないものは
固定しておき、それ以外の、特性を調整するのに有効な
素子に接続するものや、特性を調整する組み合わせ素子
を構成するためのものや、配線経路が未使用素子の近く
になる可能性が高いものはライブラリセルに含めず、レ
イアウト設計時に追加するものとする。
【００１５】この方式により、素子の端子につながる配
線を後から設計することで、素子の定数を変更すること
が可能になる。また、ライブラリセルの領域内に含まれ
る未使用の素子を利用する場合、素子の端子付近を経路
とする配線が障害となること防ぐことが可能となる。
線を後から設計することで、素子の定数を変更すること
が可能になる。また、ライブラリセルの領域内に含まれ
る未使用の素子を利用する場合、素子の端子付近を経路
とする配線が障害となること防ぐことが可能となる。
【００１６】図２は本実施形態に係るライブラリセルを
用いた場合のレイアウト設計フローを示したものであ
る。まず、ステップ２０１では従来の手法と同様にライ
ブラリセルを配置する。本発明のライブラリセルも従来
のものと同様にユニットを単位として作成されるため、
チップ上のどのユニットに割り当てるかを決定する。
用いた場合のレイアウト設計フローを示したものであ
る。まず、ステップ２０１では従来の手法と同様にライ
ブラリセルを配置する。本発明のライブラリセルも従来
のものと同様にユニットを単位として作成されるため、
チップ上のどのユニットに割り当てるかを決定する。
【００１７】ステップ２０２では、ライブラリセル内部
で定数が変更される素子の配線経路を求める。組み合わ
せ素子になっているものは、並列、直列接続などの構成
を求める。また、トリミング可能な素子はトリミングに
より、素子の定数を変更することによって、指定された
定数に一致させる。
で定数が変更される素子の配線経路を求める。組み合わ
せ素子になっているものは、並列、直列接続などの構成
を求める。また、トリミング可能な素子はトリミングに
より、素子の定数を変更することによって、指定された
定数に一致させる。
【００１８】ステップ２０３では、ライブラリセル内部
で使用される素子のみを割り当て禁止にする。ライブラ
リ以外の基本素子を配置する際にライブラリセルで使用
された素子を割り当て禁止にし、新たに素子が割り当て
られないようにする。
で使用される素子のみを割り当て禁止にする。ライブラ
リ以外の基本素子を配置する際にライブラリセルで使用
された素子を割り当て禁止にし、新たに素子が割り当て
られないようにする。
【００１９】ステップ２０４では、トランジスタや抵抗
などライブラリ以外の基本素子の割り当てを行う。この
場合、ライブラリセルで使用されている素子はステップ
２０３の処理により割り当て禁止となっているため、こ
れ以外の素子に割り当てが行われる。このときに、ライ
ブラリ内部の素子であっても未使用のものがあれば、こ
の素子に割り当てを行うこともある。
などライブラリ以外の基本素子の割り当てを行う。この
場合、ライブラリセルで使用されている素子はステップ
２０３の処理により割り当て禁止となっているため、こ
れ以外の素子に割り当てが行われる。このときに、ライ
ブラリ内部の素子であっても未使用のものがあれば、こ
の素子に割り当てを行うこともある。
【００２０】ステップ２０５では、素子間の配線を行
う。このときに、ライブラリ内部で未結線となっている
端子間の配線も行っている。これによりチップのレイア
ウト設計が完了する。
う。このときに、ライブラリ内部で未結線となっている
端子間の配線も行っている。これによりチップのレイア
ウト設計が完了する。
【００２１】図３は、図２に示すステップ２０２の素子
定数変更の例を示したものである。図３（ａ）は定数が
変更される前のライブラリセルを示したものであり、抵
抗３０１と３０２および抵抗３０４と３０５は組み合わ
せ抵抗を構成できるようになっている。
定数変更の例を示したものである。図３（ａ）は定数が
変更される前のライブラリセルを示したものであり、抵
抗３０１と３０２および抵抗３０４と３０５は組み合わ
せ抵抗を構成できるようになっている。
【００２２】図３（ｂ）は定数変更後のライブラリセル
を示したものである。抵抗３０１と３０２は配線３１１
と３１２により並列に接続されている。抵抗３０３はト
リミングされることにより、定数が変更されている。抵
抗３０４と３０５はトリミングされたのち、配線３１４
で直列に接続されている。このようにして素子の定数の
変更が行われる。
を示したものである。抵抗３０１と３０２は配線３１１
と３１２により並列に接続されている。抵抗３０３はト
リミングされることにより、定数が変更されている。抵
抗３０４と３０５はトリミングされたのち、配線３１４
で直列に接続されている。このようにして素子の定数の
変更が行われる。
【００２３】図４は、図２に示すステップ２０３の配置
禁止素子の設定の例を示したものである。４０１から４
０６はトランジスタであり、４０４以外のトランジスタ
はライブラリの内部で使用されている。このため、４０
４以外のトランジスタに対して配置禁止の設定が行われ
る。抵抗や容量に対しても同様の処理が行われる。ここ
で配置禁止となっている素子にはステップ２０４で素子
を割り当てることができなくなるため、ライブラリで使
用している素子が重複して他の部分に使用されることが
なくなり、さらにライブラリ内部に存在する未使用の素
子の使用が可能となる。
禁止素子の設定の例を示したものである。４０１から４
０６はトランジスタであり、４０４以外のトランジスタ
はライブラリの内部で使用されている。このため、４０
４以外のトランジスタに対して配置禁止の設定が行われ
る。抵抗や容量に対しても同様の処理が行われる。ここ
で配置禁止となっている素子にはステップ２０４で素子
を割り当てることができなくなるため、ライブラリで使
用している素子が重複して他の部分に使用されることが
なくなり、さらにライブラリ内部に存在する未使用の素
子の使用が可能となる。
【００２４】図５は、図２に示すステップ２０４とステ
ップ２０５が行われた後の状態を示したものである。ト
ランジスタ５１１はステップ２０４により、ライブラリ
内部に割り当てられたトランジスタである。ステップ２
０５では５０１や５０２などの配線が行われることによ
り、素子間を接続している。
ップ２０５が行われた後の状態を示したものである。ト
ランジスタ５１１はステップ２０４により、ライブラリ
内部に割り当てられたトランジスタである。ステップ２
０５では５０１や５０２などの配線が行われることによ
り、素子間を接続している。
【００２５】
【発明の効果】以上説明したように、本発明に係るライ
ブラリセルおよびそのライブラリセルを用いる半導体集
積回路の設計方法によれば、素子の定数を変更すること
ができるため、ライブラリに登録された回路であっても
微調整が可能になり、また、ライブラリセル内に含まれ
る未使用の素子が利用できることからライブラリを使用
する場合でも下地上の素子の利用率を上げることができ
る。
ブラリセルおよびそのライブラリセルを用いる半導体集
積回路の設計方法によれば、素子の定数を変更すること
ができるため、ライブラリに登録された回路であっても
微調整が可能になり、また、ライブラリセル内に含まれ
る未使用の素子が利用できることからライブラリを使用
する場合でも下地上の素子の利用率を上げることができ
る。
【図１】本発明の一実施の形態を説明するためのライブ
ラリセルの構成図
ラリセルの構成図
【図２】本発明の実施形態に係るライブラリセルを用い
た場合のレイアウト設計のフロー図
た場合のレイアウト設計のフロー図
【図３】本発明の実施形態に係る素子定数変更の処理図
【図４】本発明の実施形態に係る割当禁止素子の設定処
理図
理図
【図５】本発明の実施形態に係るレイアウト設計完了後
のライブラリセルの構成図
のライブラリセルの構成図
【図６】本発明の実施形態に係るアナログマスタースラ
イスチップの配置図
イスチップの配置図
【図７】本発明の実施形態に係るユニット内部の構成図
【図８】本発明の実施形態に係る組み合わせ素子を示す
図
図
【図９】従来のライブラリセルの構成図
【図１０】従来のライブラリセルを用いた場合のレイア
ウト設計のフロー図
ウト設計のフロー図
１０１ アルミ配線 １０２ 未結線の配線 ３０１,３０２,３０３,３０４,３０５ 抵抗 ３１１，３１２，３１３，３１４ 配線 ４０１，４０２，４０３，４０４，４０５，４０６ ト
ランジスタ ５０１，５０２ 配線 ５１１ トランジスタ ６０１ Ｉ／Ｏパッド ６０２ ユニット ７０１ 抵抗 ７０２ トランジスタ ７０３ 容量 ８０１，８０２，８０３，８０４，８０５，８０６ 抵
抗 ８１１，８１２，８１３ 配線
ランジスタ ５０１，５０２ 配線 ５１１ トランジスタ ６０１ Ｉ／Ｏパッド ６０２ ユニット ７０１ 抵抗 ７０２ トランジスタ ７０３ 容量 ８０１，８０２，８０３，８０４，８０５，８０６ 抵
抗 ８１１，８１２，８１３ 配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/118 Ｈ０１Ｌ 21/82 Ｃ 27/04 Ｍ 21/822 27/04 Ｄ Ｆターム(参考） 5B046 AA08 BA05 BA06 KA06 5F038 CA02 CA04 CA17 CD05 DF12 DF14 EZ09 EZ20 5F064 AA03 BB21 EE02 EE03 EE15 EE24 EE51 HH06 HH12
Claims (6)
- 【請求項１】 アナログマスタースライス方式の半導体
集積回路で使用されるライブラリセルにおいて、すべて
の素子の割当位置は固定されており、かつ、一部のアル
ミ配線の経路および一部の素子の端子位置は予め定まっ
ているが、それ以外のアルミ配線の経路および素子の端
子位置は定まっておらず、定まっていないアルミ配線の
経路および素子の端子位置は、レイアウト設計時に決定
することを特徴とするライブラリセル。 - 【請求項２】 抵抗や容量等の素子は、複数の組み合わ
せ素子を有し、レイアウト設計時にそれら組み合わせ素
子の直列接続、並列接続により、目的の抵抗値や容量値
を得ることを特徴とする請求項１記載のライブラリセ
ル。 - 【請求項３】 抵抗や容量等の素子は、選択し得る複数
の端子位置を有し、レイアウト設計時にそれら端子位置
を選択することにより、目的の抵抗値や容量値を得るこ
とを特徴とする請求項１記載のライブラリセル。 - 【請求項４】 セル領域内にライブラリの回路と接続し
ていない未使用の素子がある場合、この素子をライブラ
リ外部の回路の一部として使用可能であることを特徴と
する請求項１記載のライブラリセル。 - 【請求項５】 アナログマスタースライス方式のレイア
ウト設計において、すべての素子の割当位置は固定され
ており、かつ、一部のアルミ配線の経路および一部の素
子の端子位置は予め定まっているが、それ以外のアルミ
配線の経路および素子の端子位置は定まっておらず、抵
抗や容量等の素子は、複数の組み合わせ素子を有すると
ともに、選択し得る複数の端子位置を有するライブラリ
セルを用い、目的の抵抗値や容量値の素子定数にしたが
って、前記組み合わせ素子の直列接続、並列接続および
端子位置の選択をする工程と、まだ接続されていないア
ルミ配線を接続する工程とを含むことを特徴とする半導
体集積回路の設計方法。 - 【請求項６】 セル領域内にライブラリの回路と接続し
ていない未使用の素子がある場合、この素子をライブラ
リ外部の回路の一部として使用する工程を含むことを特
徴とする請求項５記載の半導体集積回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001099610A JP2002299448A (ja) | 2001-03-30 | 2001-03-30 | ライブラリセルおよび半導体集積回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001099610A JP2002299448A (ja) | 2001-03-30 | 2001-03-30 | ライブラリセルおよび半導体集積回路の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299448A true JP2002299448A (ja) | 2002-10-11 |
Family
ID=18953133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001099610A Pending JP2002299448A (ja) | 2001-03-30 | 2001-03-30 | ライブラリセルおよび半導体集積回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002299448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014511576A (ja) * | 2011-03-01 | 2014-05-15 | クアルコム，インコーポレイテッド | 半導体ダイコア領域におけるｒ−ｃクランプ回路の分散型ビルディングブロック |
-
2001
- 2001-03-30 JP JP2001099610A patent/JP2002299448A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014511576A (ja) * | 2011-03-01 | 2014-05-15 | クアルコム，インコーポレイテッド | 半導体ダイコア領域におけるｒ−ｃクランプ回路の分散型ビルディングブロック |
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