JPH0120538B2 - - Google Patents
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- Publication number
- JPH0120538B2 JPH0120538B2 JP55136271A JP13627180A JPH0120538B2 JP H0120538 B2 JPH0120538 B2 JP H0120538B2 JP 55136271 A JP55136271 A JP 55136271A JP 13627180 A JP13627180 A JP 13627180A JP H0120538 B2 JPH0120538 B2 JP H0120538B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- load
- design
- master slice
- basic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 15
- 230000005669 field effect Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Description
【発明の詳細な説明】
本発明は、マスタースライス方式で設計される
半導体装置に関する。
半導体装置に関する。
近年、集積回路の規模が増大するに従つて論理
回路を集積化する一手法としてマスタースライス
方式がクローズアツプされてきている。マスター
スライス方式とは設計サイドで要求される機能の
集積化を実現する際に、あらかじめ基本的な回路
機能、たとえばNAND機能、NOR機能、
LATCH機能等を準備しておき、設計者は上述の
機能回路を組み合せ、さらに集積回路として実現
する場合はトランジスター、抵抗の如く基本素子
が設計済の基板（これをマスタースライスの下地
と呼ぶ）上に金属配線のみを設計する設計方式で
ある。マスタースライス方式の設計はLSI設計を
行う場合、従来のLSI設計方式に比較すると上述
の基本的な回路機能単体としてはすでに設計済で
あつたり、TEG等によりLSIとして試作済である
ため充分にその性能予測が可能で設計の精度を向
上できる。さらにLSI化の際通常の方法としては
金属配線のみの設計であり、トランジスター等の
素子設計は含まないので設計のミスが少なくなり
設計の期間が短縮できる。また金属配線のみの設
計は規格化が可能であり、いわゆるプリント板の
設計手法がLSIの設計にも導入でき、設計者の熟
練度を必要としなくなる。又さらに設計にCAD
を導入でき設計精度を向上できる。一方LSIの制
造の面からは前述のマスタースライスの下地はト
ランジスターの如く基本素子の制造はLSIの品種
に特有なものでなく、いわゆる拡散工程のみで可
能なので従来のIC、LSIの制法と同一に出き、さ
らに拡散工程まで完了したLSIをストツクしてお
けばある種の機能を持つたLSIの制造はマスター
スライスの下地はすでに完了しているため金属配
線工程のみを行えばよいので専用のLSIの制造期
間に比較しその制造工期を非常に短縮できる。前
述の如くマスタースライス方式にて設計された
LSIは少量・多品種向のLSIに適している。
回路を集積化する一手法としてマスタースライス
方式がクローズアツプされてきている。マスター
スライス方式とは設計サイドで要求される機能の
集積化を実現する際に、あらかじめ基本的な回路
機能、たとえばNAND機能、NOR機能、
LATCH機能等を準備しておき、設計者は上述の
機能回路を組み合せ、さらに集積回路として実現
する場合はトランジスター、抵抗の如く基本素子
が設計済の基板（これをマスタースライスの下地
と呼ぶ）上に金属配線のみを設計する設計方式で
ある。マスタースライス方式の設計はLSI設計を
行う場合、従来のLSI設計方式に比較すると上述
の基本的な回路機能単体としてはすでに設計済で
あつたり、TEG等によりLSIとして試作済である
ため充分にその性能予測が可能で設計の精度を向
上できる。さらにLSI化の際通常の方法としては
金属配線のみの設計であり、トランジスター等の
素子設計は含まないので設計のミスが少なくなり
設計の期間が短縮できる。また金属配線のみの設
計は規格化が可能であり、いわゆるプリント板の
設計手法がLSIの設計にも導入でき、設計者の熟
練度を必要としなくなる。又さらに設計にCAD
を導入でき設計精度を向上できる。一方LSIの制
造の面からは前述のマスタースライスの下地はト
ランジスターの如く基本素子の制造はLSIの品種
に特有なものでなく、いわゆる拡散工程のみで可
能なので従来のIC、LSIの制法と同一に出き、さ
らに拡散工程まで完了したLSIをストツクしてお
けばある種の機能を持つたLSIの制造はマスター
スライスの下地はすでに完了しているため金属配
線工程のみを行えばよいので専用のLSIの制造期
間に比較しその制造工期を非常に短縮できる。前
述の如くマスタースライス方式にて設計された
LSIは少量・多品種向のLSIに適している。
マスタースライス方式におけるマスタースライ
スの下地は第１図ａ〜ｃの如く標準化されたトラ
ンジスター３，７，１０又は負荷素子２，６，９
なる基本素子を数個含む構成とし（これを基本セ
ルと呼ぶ）、これらの基本セル１，８，１１をさ
らに複数個含んで番２図の如くアレー状に配列し
たり第３図の如くブロツク状３２として構成する
のが一般的である。電界効果型トランジスターを
複数個含むマスタースライスの下地の場合も第４
図のインバーター回路を基本構成とし、その負荷
トランジスター４１も標準化された設計となるこ
とが多い。したがつて負荷トランジスター４１で
設計された基本セルの電流IDはマスタースライス
の下地設計が完了すればそのマスタースライスの
負荷電流が一義的に決まつてしまい基本的回路の
性能を変更するにはプロセス的変更をするか、新
規にマスタースライスの下地を設計しなければな
らない欠点があつた。
スの下地は第１図ａ〜ｃの如く標準化されたトラ
ンジスター３，７，１０又は負荷素子２，６，９
なる基本素子を数個含む構成とし（これを基本セ
ルと呼ぶ）、これらの基本セル１，８，１１をさ
らに複数個含んで番２図の如くアレー状に配列し
たり第３図の如くブロツク状３２として構成する
のが一般的である。電界効果型トランジスターを
複数個含むマスタースライスの下地の場合も第４
図のインバーター回路を基本構成とし、その負荷
トランジスター４１も標準化された設計となるこ
とが多い。したがつて負荷トランジスター４１で
設計された基本セルの電流IDはマスタースライス
の下地設計が完了すればそのマスタースライスの
負荷電流が一義的に決まつてしまい基本的回路の
性能を変更するにはプロセス的変更をするか、新
規にマスタースライスの下地を設計しなければな
らない欠点があつた。
本発明の目的は、以上の問題を解決した半導体
装置を提供することにある。
装置を提供することにある。
本発明は各基本セル内の設けられる負荷素子と
して電界効果トランジスタおよび複数の抵抗素子
を混在して用意し、前記複数の抵抗素子の直列接
続もしくは並列接続により負荷電流の調整を行な
うことを特徴とするものである。
して電界効果トランジスタおよび複数の抵抗素子
を混在して用意し、前記複数の抵抗素子の直列接
続もしくは並列接続により負荷電流の調整を行な
うことを特徴とするものである。
本発明をより詳しく理解するため従来の第４図
のインバーター回路における負荷電流と本発明に
よる実施例のインバーター回路第５図ｂ〜ｄの負
荷電流とを比較しながら説明する。第４図におけ
る負荷トランジスター４１は第６図の特性を有
し、インバータートランジスター４２は第７図の
特性を有している。実施例のマスタマスタースラ
イス下地のセル構成は、負荷トランジスター５
１、インバータートランジスター５２、抵抗素子
５７をそれぞれ１個、１個、２個含む。負荷トラ
ンジスタ５１およびインバータートランジスター
５２は、それぞれトランジスター４１、トランジ
スター４２と同一特性を有し、抵抗素子５７は
25KΩの抵抗値を有しているものとする。セル構
成は、第５図ａの如くなつている。これらの素子
特に抵抗素子５７を直列接続又は並列接続するこ
とにより、回路の負荷電流を制御できる。従来、
回路の負荷電流は、トランジスターの特性図第６
図、第７図より280μAとなる。一方本発明による
第１の実施例として第５図ｂの如く、負荷トラン
ジスター５１と抵抗５７が直列に１本接続された
場合を考える。第１の実施例の場合の負荷電流
は、第８図より160μAとなる。同様にして、第２
の実施例として第５図ｃの如く負荷トランジスタ
ー５１と抵抗が直列に２本接続された場合であ
る。第２の実施例の場合の負荷電流は、第８図よ
り90μAとなる。さらに第３の実施例として、第
５図ｄの如く負荷トランジスター５１と抵抗５７
が並列に２本になつている抵抗群が、直列に接続
された場合である。第３の実施例の場合の負荷電
流は、第８図より230μAとなる。前述実施例から
も明らかな様に、マスタースライスの下地のセル
構成に抵抗素子を２本準備するのみで、インバー
ター回路電流を負荷トランジスターの設計変更な
しに変えられる。特に、マスタースライス方式に
よる設計の場合は、金属配線の工程のみの変更
で、数種類の負荷電流が容易に得られ、設計工数
の短縮に効果は大である。更に、負荷素子として
負荷トランジスターもしくは抵抗のいずれか一方
のみではなく、両者を混在して用いているため、
比較的にオン抵抗の大きい負荷トランジスターで
負荷電流の粗調整を行ない、抵抗の選択接続によ
り広い範囲の中で微調整を行なうこともできるの
で、多種の負荷電流に対して要求に応じて速やか
に対応することができるという利点もある。ま
た、抵抗としては周知のポリシリコン抵抗等を用
いることができるので、負荷トランジスターとオ
ーバーラツプして抵抗パターンを形成することが
できるため面積の増大を抑えることもできる。
のインバーター回路における負荷電流と本発明に
よる実施例のインバーター回路第５図ｂ〜ｄの負
荷電流とを比較しながら説明する。第４図におけ
る負荷トランジスター４１は第６図の特性を有
し、インバータートランジスター４２は第７図の
特性を有している。実施例のマスタマスタースラ
イス下地のセル構成は、負荷トランジスター５
１、インバータートランジスター５２、抵抗素子
５７をそれぞれ１個、１個、２個含む。負荷トラ
ンジスタ５１およびインバータートランジスター
５２は、それぞれトランジスター４１、トランジ
スター４２と同一特性を有し、抵抗素子５７は
25KΩの抵抗値を有しているものとする。セル構
成は、第５図ａの如くなつている。これらの素子
特に抵抗素子５７を直列接続又は並列接続するこ
とにより、回路の負荷電流を制御できる。従来、
回路の負荷電流は、トランジスターの特性図第６
図、第７図より280μAとなる。一方本発明による
第１の実施例として第５図ｂの如く、負荷トラン
ジスター５１と抵抗５７が直列に１本接続された
場合を考える。第１の実施例の場合の負荷電流
は、第８図より160μAとなる。同様にして、第２
の実施例として第５図ｃの如く負荷トランジスタ
ー５１と抵抗が直列に２本接続された場合であ
る。第２の実施例の場合の負荷電流は、第８図よ
り90μAとなる。さらに第３の実施例として、第
５図ｄの如く負荷トランジスター５１と抵抗５７
が並列に２本になつている抵抗群が、直列に接続
された場合である。第３の実施例の場合の負荷電
流は、第８図より230μAとなる。前述実施例から
も明らかな様に、マスタースライスの下地のセル
構成に抵抗素子を２本準備するのみで、インバー
ター回路電流を負荷トランジスターの設計変更な
しに変えられる。特に、マスタースライス方式に
よる設計の場合は、金属配線の工程のみの変更
で、数種類の負荷電流が容易に得られ、設計工数
の短縮に効果は大である。更に、負荷素子として
負荷トランジスターもしくは抵抗のいずれか一方
のみではなく、両者を混在して用いているため、
比較的にオン抵抗の大きい負荷トランジスターで
負荷電流の粗調整を行ない、抵抗の選択接続によ
り広い範囲の中で微調整を行なうこともできるの
で、多種の負荷電流に対して要求に応じて速やか
に対応することができるという利点もある。ま
た、抵抗としては周知のポリシリコン抵抗等を用
いることができるので、負荷トランジスターとオ
ーバーラツプして抵抗パターンを形成することが
できるため面積の増大を抑えることもできる。
第１図ａ〜ｃはそれぞれマスタースライス下地
の基本セルの概要を示す図、第２図は、基本セル
をアレー状にしてマスタースライスを構成した場
合の一部分を示す図、第３図は、基本セルをブロ
ツク状にしてマスタースライスを構成した場合の
一部を示す図、第４図は、従来のインバーター回
路、第５図ａおよび第５図ｂ〜ｄは本発明による
基本セルおよびインバーター回路を説明する図、
第６図は、負荷トランジスターの特性例を示す
図、第７図は、インバータートランジスターの特
性例を示す図、第８図は本発明の実施例による負
荷電流を求める図である。 ５１……負荷トランジスター、５２……インバ
ータートランジスター、５３……入力端子、５４
……出力端子、５５……GND電源、５６……VDD
電源、５７……抵抗素子、５８……基本セル。
の基本セルの概要を示す図、第２図は、基本セル
をアレー状にしてマスタースライスを構成した場
合の一部分を示す図、第３図は、基本セルをブロ
ツク状にしてマスタースライスを構成した場合の
一部を示す図、第４図は、従来のインバーター回
路、第５図ａおよび第５図ｂ〜ｄは本発明による
基本セルおよびインバーター回路を説明する図、
第６図は、負荷トランジスターの特性例を示す
図、第７図は、インバータートランジスターの特
性例を示す図、第８図は本発明の実施例による負
荷電流を求める図である。 ５１……負荷トランジスター、５２……インバ
ータートランジスター、５３……入力端子、５４
……出力端子、５５……GND電源、５６……VDD
電源、５７……抵抗素子、５８……基本セル。
Claims (1)
- １ マスタースライス方式にて設計される半導体
装置において、各基本セル内に設けられる負荷素
子として少なくとも１個の電界効果トランジスタ
およびこの電界効果トランジスタと選択的に接続
される２個以上の抵抗素子を用意し、前記抵抗素
子の並列接続又は直列接続により負荷電流の調整
を行なうようにしたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13627180A JPS5760853A (en) | 1980-09-30 | 1980-09-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13627180A JPS5760853A (en) | 1980-09-30 | 1980-09-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5760853A JPS5760853A (en) | 1982-04-13 |
| JPH0120538B2 true JPH0120538B2 (ja) | 1989-04-17 |
Family
ID=15171284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13627180A Granted JPS5760853A (en) | 1980-09-30 | 1980-09-30 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5760853A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58204554A (ja) * | 1982-05-24 | 1983-11-29 | Hitachi Ltd | 大規模集積回路チツプ |
| JPS60153143A (ja) * | 1984-01-20 | 1985-08-12 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| KR100214843B1 (ko) * | 1996-03-29 | 1999-08-02 | 김주용 | 반도체 소자 및 그의 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352386A (en) * | 1976-10-22 | 1978-05-12 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS5353281A (en) * | 1976-10-25 | 1978-05-15 | Mitsubishi Electric Corp | Semiconductor integrating circuit |
| JPS5582450A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Semiconductor integrated circuit |
-
1980
- 1980-09-30 JP JP13627180A patent/JPS5760853A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352386A (en) * | 1976-10-22 | 1978-05-12 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS5353281A (en) * | 1976-10-25 | 1978-05-15 | Mitsubishi Electric Corp | Semiconductor integrating circuit |
| JPS5582450A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5760853A (en) | 1982-04-13 |
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