JPH0516698B2 - - Google Patents
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- Publication number
- JPH0516698B2 JPH0516698B2 JP59049095A JP4909584A JPH0516698B2 JP H0516698 B2 JPH0516698 B2 JP H0516698B2 JP 59049095 A JP59049095 A JP 59049095A JP 4909584 A JP4909584 A JP 4909584A JP H0516698 B2 JPH0516698 B2 JP H0516698B2
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- JP
- Japan
- Prior art keywords
- output circuit
- field effect
- nmos
- transistor
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積装置に係り、特に、バイポ
ーラトランジスタとCMOSトランジスタから成
るマスタスライス方式のゲートアレイの出力回路
に関する。
ーラトランジスタとCMOSトランジスタから成
るマスタスライス方式のゲートアレイの出力回路
に関する。
半導体集積回路装置の一つであるゲートアレイ
LSIとは、LSIを製造する時に用いる十数枚のホ
トマスクのうちで配線に相当するマスクのみを開
発品種に応じて作成して所望の電気回路動作をす
るLSIを製造するものである。
LSIとは、LSIを製造する時に用いる十数枚のホ
トマスクのうちで配線に相当するマスクのみを開
発品種に応じて作成して所望の電気回路動作をす
るLSIを製造するものである。
従来のゲートアレイは出力回路の負荷電流特性
及び出力電圧レベルは一義的に決まつているもの
が多く、各々のLSI品種の負荷特性に適さない欠
点があつた。
及び出力電圧レベルは一義的に決まつているもの
が多く、各々のLSI品種の負荷特性に適さない欠
点があつた。
本発明の目的は、出力回路の負荷特性を種々設
定可能なマスタスライス方式のゲートアレイを提
供するにある。
定可能なマスタスライス方式のゲートアレイを提
供するにある。
本発明は、バイポーラトランジスタと電界効果
トランジスタ（以下FET）で構成されるマスタ
スライス方式のゲートアレイにおいて、出力段の
エミツタ接地されているバイポーラトランジスタ
のベース電流値をFETの選択配線によつて変え
て、所望の負荷特性を持たせようとするものであ
る。第１図は発明者らが先に出願（特願昭57−
119815）したバイポーラ・CMOS複合の出力回
路である。ここで、入力１６が“１”レベルの時
は、NPNトランジスタ１２５はオフとなり、
NPNトランジスタ１２６はオン状態のNMOS１
１及びNMOS１２３よりベース電流が供給され
る。そして、出力１７が“０”レベルになり、シ
ンク電流IOLを流すことが可能なように、NPNト
ランジスタ１２６のベース電流をNMOS１２３
を介して流し続ける。
トランジスタ（以下FET）で構成されるマスタ
スライス方式のゲートアレイにおいて、出力段の
エミツタ接地されているバイポーラトランジスタ
のベース電流値をFETの選択配線によつて変え
て、所望の負荷特性を持たせようとするものであ
る。第１図は発明者らが先に出願（特願昭57−
119815）したバイポーラ・CMOS複合の出力回
路である。ここで、入力１６が“１”レベルの時
は、NPNトランジスタ１２５はオフとなり、
NPNトランジスタ１２６はオン状態のNMOS１
１及びNMOS１２３よりベース電流が供給され
る。そして、出力１７が“０”レベルになり、シ
ンク電流IOLを流すことが可能なように、NPNト
ランジスタ１２６のベース電流をNMOS１２３
を介して流し続ける。
第２図はNPNトランジスタ１２６の静特性を
示す。ベース電流の大小関係は、IB3＞IB2＞IB1で
ある。出力ロウレベル電圧VOL（通常は0.5V）の
時のコレクタ電流、即ち、シンク電流IOLの大小
関係はIOL3＞IOL2＞IOL1となり、ベース電流が大き
い程、シンク電流を大きくとれることがわかる。
示す。ベース電流の大小関係は、IB3＞IB2＞IB1で
ある。出力ロウレベル電圧VOL（通常は0.5V）の
時のコレクタ電流、即ち、シンク電流IOLの大小
関係はIOL3＞IOL2＞IOL1となり、ベース電流が大き
い程、シンク電流を大きくとれることがわかる。
以下、本発明の実施例を図面によつて説明す
る。
る。
第３図は本発明の一実施例を示す。第１図と異
なる点はNMOSトランジスタ１２３の代わりに、
NMOSトランジスタ１３０，１３１，１３２を
備え、所望の負荷特性に応じて、それらの
NMOSトランジスタの配線を変えられるように
している点である。即ち、例えば、IOL＝8mAが
必要な場合には、第４図ａの様に結線し、IOL＝
16mAが必要な場合には、第４図ｂの様に結線
し、IOL＝24mAが必要な場合には、第４図ｃの様
に結線すれば良い。本実施例によれば、各種シン
ク電流特性をもつ出力回路を小さな占有面積の
NMOS１３０〜１３２の接続を変えるのみで実
現できるので、集積密度が高く、出力機能の豊富
なゲートアレイLSIを構成することができる。ま
た、要求に応じたIOLに相当するベース電流値に
設定できるので、低消費電力のゲートアレイLSI
を構成することができる。
なる点はNMOSトランジスタ１２３の代わりに、
NMOSトランジスタ１３０，１３１，１３２を
備え、所望の負荷特性に応じて、それらの
NMOSトランジスタの配線を変えられるように
している点である。即ち、例えば、IOL＝8mAが
必要な場合には、第４図ａの様に結線し、IOL＝
16mAが必要な場合には、第４図ｂの様に結線
し、IOL＝24mAが必要な場合には、第４図ｃの様
に結線すれば良い。本実施例によれば、各種シン
ク電流特性をもつ出力回路を小さな占有面積の
NMOS１３０〜１３２の接続を変えるのみで実
現できるので、集積密度が高く、出力機能の豊富
なゲートアレイLSIを構成することができる。ま
た、要求に応じたIOLに相当するベース電流値に
設定できるので、低消費電力のゲートアレイLSI
を構成することができる。
本実施例ではベース電流切換用に三つの
NMOSトランジスタを設けたが、その数は二つ
以上であれば良い。また、NMOSに限らず、接
合型FETでも同様である。また、出力回路の構
成が第１図以外の場合も本発明が適用できること
は言うまでもない。
NMOSトランジスタを設けたが、その数は二つ
以上であれば良い。また、NMOSに限らず、接
合型FETでも同様である。また、出力回路の構
成が第１図以外の場合も本発明が適用できること
は言うまでもない。
なお、図中１は端子、１０はPMOSトランジ
スタ、１１，９０はNMOSトランジスタ、１３
は抵抗、１６は入力、１７は出力、１２５，１２
６はNPNトランジスタである。
スタ、１１，９０はNMOSトランジスタ、１３
は抵抗、１６は入力、１７は出力、１２５，１２
６はNPNトランジスタである。
本発明によれば、出力回路の負荷特性を種々設
定可能なマスタスライス方式のゲートアレイを得
ることができる。
定可能なマスタスライス方式のゲートアレイを得
ることができる。
第１図は従来の出力回路図、第２図はNPNト
ランジスタの静特性図、第３図は本発明の一実施
例の出力回路図、第４図は本発明の一実施例の出
力回路図である。 １２５，１２６……NPNトランジスタ、１０
……PMOSトランジスタ、１１，９０……
NMOSトランジスタ、１３……抵抗、１３０，
１３１，１３２……ベース電流制御用NMOS。
ランジスタの静特性図、第３図は本発明の一実施
例の出力回路図、第４図は本発明の一実施例の出
力回路図である。 １２５，１２６……NPNトランジスタ、１０
……PMOSトランジスタ、１１，９０……
NMOSトランジスタ、１３……抵抗、１３０，
１３１，１３２……ベース電流制御用NMOS。
Claims (1)
- 【特許請求の範囲】 １ バイポーラトランジスタと電界効果トランジ
スタとから構成され、上記バイポーラトランジス
タのコレクタが出力端子に、エミツタが接地電位
に接続される出力回路において、 ゲートが入力端子に、ドレインが第１の電位
に、ソースが上記バイポーラトランジスタのベー
スに接続される電界効果トランジスタを複数持
ち、 上記バイポーラトランジスタのベースに供給す
るベース電流を上記電界効果トランジスタの並列
接続の数をかえることで所定の電流値にすること
を特徴とする複合出力回路。 ２ 特許請求の範囲第１項において、 上記電界効果トランジスタの並列接続の数を変
えるために、所定の配線工程のフオトマスクを用
いることを特徴とする複合出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049095A JPS60194615A (ja) | 1984-03-16 | 1984-03-16 | 複合出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049095A JPS60194615A (ja) | 1984-03-16 | 1984-03-16 | 複合出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60194615A JPS60194615A (ja) | 1985-10-03 |
| JPH0516698B2 true JPH0516698B2 (ja) | 1993-03-05 |
Family
ID=12821529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049095A Granted JPS60194615A (ja) | 1984-03-16 | 1984-03-16 | 複合出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194615A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245625A (ja) * | 1985-04-24 | 1986-10-31 | Hitachi Ltd | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911034A (ja) * | 1982-07-12 | 1984-01-20 | Hitachi Ltd | 半導体集積回路装置 |
-
1984
- 1984-03-16 JP JP59049095A patent/JPS60194615A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911034A (ja) * | 1982-07-12 | 1984-01-20 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60194615A (ja) | 1985-10-03 |
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