JPS63252442A - 集積回路 - Google Patents
集積回路Info
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- JPS63252442A JPS63252442A JP62088287A JP8828787A JPS63252442A JP S63252442 A JPS63252442 A JP S63252442A JP 62088287 A JP62088287 A JP 62088287A JP 8828787 A JP8828787 A JP 8828787A JP S63252442 A JPS63252442 A JP S63252442A
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- JP
- Japan
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- integrated circuit
- terminals
- channel mos
- circuit
- basic cell
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 3
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にバイポーラ・ＣＭＯＳＭ
ＯＳツマスタースライス方式回路に関する。
ＯＳツマスタースライス方式回路に関する。
近年、ＬＳＩの製造コストの低減及び製造時間の短縮を
図るために、トンジスタ、抵抗等を予め製造しておき、
配線層でこれらの素子を接続することによって種々のＬ
ＳＩを実現するマスタースライス方式が採用されている
。
図るために、トンジスタ、抵抗等を予め製造しておき、
配線層でこれらの素子を接続することによって種々のＬ
ＳＩを実現するマスタースライス方式が採用されている
。
この方式では、素子形成用の拡散工程のマスクを作り直
すことなく、単に配線層を形成するマスクを交換するだ
けで多品種のＬＳＩを短時間に製造することが可能であ
る。
すことなく、単に配線層を形成するマスクを交換するだ
けで多品種のＬＳＩを短時間に製造することが可能であ
る。
第３図は従来の集積回路の一例の基本セルの模式的パタ
ーン図、第４図は第３図のｐチャネルＭＯ８ＩＣの等価
回路図である。
ーン図、第４図は第３図のｐチャネルＭＯ８ＩＣの等価
回路図である。
この基本セル２は、エミッタ端子Ｅ１及びＢ２゜コレク
タ端子Ｃ１及びＣ２とベース端子Ｂ１及びＢ２から成る
二つのＮＰＮ形バイポーラトランジスタＢ、及びＢ２と
、回路によってソース領域又はド゛レイン領域が共通に
できる四つのＭＯ８ＩＣＰｌ、Ｐ２及びＮ１．Ｎ２と、
抵抗端子Ｒを有する二つの拡散層の抵抗素子Ｒ１及びＲ
２から成っている。
タ端子Ｃ１及びＣ２とベース端子Ｂ１及びＢ２から成る
二つのＮＰＮ形バイポーラトランジスタＢ、及びＢ２と
、回路によってソース領域又はド゛レイン領域が共通に
できる四つのＭＯ８ＩＣＰｌ、Ｐ２及びＮ１．Ｎ２と、
抵抗端子Ｒを有する二つの拡散層の抵抗素子Ｒ１及びＲ
２から成っている。
例えばｐチャネルＭＯＳ ＩＣＰｌはドレイン（ソー
ス）端子Ｃを共通としてソース（トレイン）端子ａ及び
ｂとゲート端子Ｇ、及びＧｂをそれぞれ有する二つのｐ
チャネルＭｏＳトランジスタＰ、ａ及びＰｌｂより成っ
ている。
ス）端子Ｃを共通としてソース（トレイン）端子ａ及び
ｂとゲート端子Ｇ、及びＧｂをそれぞれ有する二つのｐ
チャネルＭｏＳトランジスタＰ、ａ及びＰｌｂより成っ
ている。
第５図は従来の集積回路の一例の回路図、第６図は第５
図の回路を構成するために第３図の基本セルに配線を施
した状態を説明するための模式的パターン図である。
。
図の回路を構成するために第３図の基本セルに配線を施
した状態を説明するための模式的パターン図である。
。
このインバータ回路の集積回路は次の様に構成されてい
る。
る。
第５図に示すように、ＮＰＮ形のバイポーラトランジス
タＢ１及びＢ２は、出力端子Ｔ、を介して電源ＶＤＤと
接地ＧＮＤ間に直列接続されている。
タＢ１及びＢ２は、出力端子Ｔ、を介して電源ＶＤＤと
接地ＧＮＤ間に直列接続されている。
ｐチャネルＭＯＳ ＩＣｐｌのうちのｐチャネルＭＯ
ＳトランジスタＰｌａと抵抗素子Ｒ１と、ｎチャネルＭ
ＯＳ ＩＣＮ、のうちのｎチャネルＭＯＳトラ・ンジ
スタＮ１ｂと抵抗素子Ｒ２との四つ素子を電源ＶＤＤと
接地ＧＮＤ間に直列に接続し、ゲート端子Ｇ、及びＧｂ
とを共通に入力端子Ｔ＋に接続してＣＭＯＳインバータ
を構成し、トランジスタＰ１ｍ及びｒ’Ｊｔｂのソース
をそれぞれトランジスタＢｌ及びＢ２のベースに、また
トランジスタＮ、ｂのドレインを出力端子Ｔ。に接続し
ている。
ＳトランジスタＰｌａと抵抗素子Ｒ１と、ｎチャネルＭ
ＯＳ ＩＣＮ、のうちのｎチャネルＭＯＳトラ・ンジ
スタＮ１ｂと抵抗素子Ｒ２との四つ素子を電源ＶＤＤと
接地ＧＮＤ間に直列に接続し、ゲート端子Ｇ、及びＧｂ
とを共通に入力端子Ｔ＋に接続してＣＭＯＳインバータ
を構成し、トランジスタＰ１ｍ及びｒ’Ｊｔｂのソース
をそれぞれトランジスタＢｌ及びＢ２のベースに、また
トランジスタＮ、ｂのドレインを出力端子Ｔ。に接続し
ている。
上述した従来の集積回路は、バイポーラトランジスタと
ＭＯＳトランジスタと抵抗の３種類の素子を最低限必要
とし、しかもマスタースライス方式は予めこれら３種類
の素子を基本セル内に一定址配備しておかなくてはなら
ないので、１チツプで大機能を持たせるためにゲート数
を増加する場合には、基本セルの面積が大きくなるとい
う問題があった。
ＭＯＳトランジスタと抵抗の３種類の素子を最低限必要
とし、しかもマスタースライス方式は予めこれら３種類
の素子を基本セル内に一定址配備しておかなくてはなら
ないので、１チツプで大機能を持たせるためにゲート数
を増加する場合には、基本セルの面積が大きくなるとい
う問題があった。
本発明の目的は、高集積度の集積回路を提供することに
ある。
ある。
本発明の集積回路は、半導体ウェーハの一生面に形成さ
れた複数のバイポーラトランジスタと、複数の一導電形
及び逆導電形のＭｏＳトランジスタとを有する基本セル
を複数含む集積回路装置において、前記ＭＯＳトランジ
スタのゲート電極が複数の端子を有しかつ各該端子間が
０．１〜１０にΩの抵抗値を有して構成される。
れた複数のバイポーラトランジスタと、複数の一導電形
及び逆導電形のＭｏＳトランジスタとを有する基本セル
を複数含む集積回路装置において、前記ＭＯＳトランジ
スタのゲート電極が複数の端子を有しかつ各該端子間が
０．１〜１０にΩの抵抗値を有して構成される。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の基本セルの模式的パターン
図である。
図である。
基本セル１の各ＭｏＳトランジスタの全てのゲート電極
は、二つの端子間に約０．１〜１０にΩの抵抗値を有す
る多結晶シリコン基板ｒで構成されている。
は、二つの端子間に約０．１〜１０にΩの抵抗値を有す
る多結晶シリコン基板ｒで構成されている。
例えば、ｐチャネルＭＯＳ ＩＣＰｌのｐチャネルＭ
ｏＳトランジスタＰ１．のゲート電極は二つの端子Ｇ
ＲｌａＸ及びＧＲ１＆Ｙを有する。
ｏＳトランジスタＰ１．のゲート電極は二つの端子Ｇ
ＲｌａＸ及びＧＲ１＆Ｙを有する。
基本セル１は全てのゲート電極が二つの抵抗端子を有し
、代りに拡散抵抗素子Ｒ１及びＲ２を有しない意思外は
、第３図の従来の基本セル２と同一である。
、代りに拡散抵抗素子Ｒ１及びＲ２を有しない意思外は
、第３図の従来の基本セル２と同一である。
第２図は第１図の基本セル１に配線を施した状態を説明
するための模式的パターン図である。
するための模式的パターン図である。
集積回路は第５図のインバータ回路である。
トランジスタＢ、、Ｂ９及びＮ１．と電源ＶＤＤと接線
ＧＮＤ間の点線に示す配線は第６図と同一である。
ＧＮＤ間の点線に示す配線は第６図と同一である。
トランジスタＰｌ、のソース端子Ｓ０は配線が簡単にな
るように、第５図との共通領域がドレインであるのに対
してソースが共通領域に置換しているが、回路動作は同
一である。
るように、第５図との共通領域がドレインであるのに対
してソースが共通領域に置換しているが、回路動作は同
一である。
第５図の回路抵抗Ｒ３に対応して、トンジスタとして使
用していないトランジスタＰｔｂのゲート電極の抵抗ｒ
１の端子ＧＲｚｂｘとＧＲ２ｂＹに配線している。
用していないトランジスタＰｔｂのゲート電極の抵抗ｒ
１の端子ＧＲｚｂｘとＧＲ２ｂＹに配線している。
これら抵抗素子は回路に応じて直並列に結線することも
できる。
できる。
また、必要により、一部拡散抵抗を用いることもできる
。
。
以上説明したように本発明は、基本セル内にゲート電極
が抵抗素子としても使用できるＭＯＳトランジスタを有
し、従来の拡散抵抗素子を低減することにより、高集積
度の集積回路が得られる効果がある。
が抵抗素子としても使用できるＭＯＳトランジスタを有
し、従来の拡散抵抗素子を低減することにより、高集積
度の集積回路が得られる効果がある。
第１図は本発明の一実施例の基本セルの模式的パターン
図、第２図は集積回路の一例を構成するために第１図の
基本セルに配線を施した状態を説明するための模式的パ
ターン図、第３図は従来の集積回路の一例の基本セルの
模式的パターン図、第４図は第３図のｐチャネルＭＯ３
ＩＣの等価回路図、第５図は従来の集積回路の一例の回
路図、第６図は第５図の回路を構成するために第３図の
基本セルに配線を施した状態を説明するための模式的パ
ターン図である。 １．２・・・基本セル、Ｂｌ、Ｂ２・・・バイポーラト
ランジスタ、Ｇ ＲＩｂｘ 、 Ｇ Ｒｌｂｙ 、 Ｏ
Ｒ２ｂｘ 。 ＧＲｚｂｙ・・・ゲート端子、Ｎ１．・・・ｎチャネル
ＭＯＳトランジスタ、ｐＨ・・ｐチャネルＭＯＳトラン
ジスタ、ｒ・・・多結晶シリコン抵抗体。
図、第２図は集積回路の一例を構成するために第１図の
基本セルに配線を施した状態を説明するための模式的パ
ターン図、第３図は従来の集積回路の一例の基本セルの
模式的パターン図、第４図は第３図のｐチャネルＭＯ３
ＩＣの等価回路図、第５図は従来の集積回路の一例の回
路図、第６図は第５図の回路を構成するために第３図の
基本セルに配線を施した状態を説明するための模式的パ
ターン図である。 １．２・・・基本セル、Ｂｌ、Ｂ２・・・バイポーラト
ランジスタ、Ｇ ＲＩｂｘ 、 Ｇ Ｒｌｂｙ 、 Ｏ
Ｒ２ｂｘ 。 ＧＲｚｂｙ・・・ゲート端子、Ｎ１．・・・ｎチャネル
ＭＯＳトランジスタ、ｐＨ・・ｐチャネルＭＯＳトラン
ジスタ、ｒ・・・多結晶シリコン抵抗体。
Claims (1)
- 半導体ウェーハの一主面に形成された複数のバイポー
ラトランジスタと、複数の一導電形及び逆導電形のＭＯ
Ｓトランジスタとを有する基本セルを複数含む集積回路
装置において、前記ＭＯＳトランジスタのゲート電極が
複数の端子を有しかつ各該端子間が０．１〜１０ｋΩの
抵抗値を有することを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088287A JPS63252442A (ja) | 1987-04-09 | 1987-04-09 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088287A JPS63252442A (ja) | 1987-04-09 | 1987-04-09 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63252442A true JPS63252442A (ja) | 1988-10-19 |
Family
ID=13938693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088287A Pending JPS63252442A (ja) | 1987-04-09 | 1987-04-09 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63252442A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0387064A (ja) * | 1989-06-07 | 1991-04-11 | Fujitsu Ltd | マスタスライス型半導体集積回路装置 |
| JPH03101310A (ja) * | 1989-09-13 | 1991-04-26 | Fujitsu Ltd | Ｂｉ―ＣＭＯＳ出力回路 |
-
1987
- 1987-04-09 JP JP62088287A patent/JPS63252442A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0387064A (ja) * | 1989-06-07 | 1991-04-11 | Fujitsu Ltd | マスタスライス型半導体集積回路装置 |
| JPH03101310A (ja) * | 1989-09-13 | 1991-04-26 | Fujitsu Ltd | Ｂｉ―ＣＭＯＳ出力回路 |
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