JPH03101310A - Ｂｉ―ＣＭＯＳ出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 １、実施例と第１図との対応関係 ■、実施例の構成 ■、実施例の動作 ■、実施例のまとめ ■０発明の変形態様 発明の効果 〔概　要〕 負荷の駆動のためのバッファ機能を有するようにしたＢ
　ｉ　−ＣＭＯＳ出力回路に関し、出力信号のレベルの
変動を防ぎ、高速で品質の高い信号の伝送を可能とする
ことを目的とし、第１の電界効果トランジスタと第２の
電界効果トランジスタと第１の抵抗と第２の抵抗と第１
のバイポーラトランジスタと第２のバイポーラトランジ
スタとからなり、第１の電界効果トランジスタのドレイ
ンが第１の電源端子に接続され、第２の電界効果トラン
ジスタのソースが第２の電源端子に接続されているＢｉ
−ＣＭＯＳ回路と、第３の電界効果トランジスタと第４
の電界効果トランジスタからなり、第３の電界効果トラ
ンジスタのドレインが第３の電源端子に接続され、第４
電界効果トランジスタのソースが第４の電源端子に接続
されているＣＭＯＳ回路とを備え、Ｂｉ−ＣＭＯＳ回路
とＣＭＯＳ回路とで、入力端子と出力端子とを共通とす
るように構成する。

〔産業上の利用分野〕

本発明は、バイポーラ素子とＣＭＯＳ素子とを同一チッ
プ上に混載したＢ　ｉ−ＣＭＯＳ回路に関し、特に、負
荷の駆動のためのバッファ機能を有するようにしたＢｉ
−ＣＭＯＳ出力回路に関するものである。

Ｂｉ−ＣＭＯＳ回路においては、アナログ処理や大電力
駆動能力に優れたバイポーラ素子と、集積度が高く、低
消費電力で入力インピーダンスが高いＣＭＯＳ素子とが
、互いの長所を活かすとともに欠点を補い合うようにな
っている。

このようなりｔ−ＣＭＯＳ回路は、アナログ−デジタル
共存ＩＣ，ＬＳＩなどに適用されている。

〔従来の技術〕

第６図（ａ）　ニ、従来のＢｉ−ＣＭＯＳ回路の構成を
示す。

図において、入力端子Ｉに供給された入力信号に応じて
、０ＭＯ３）ランジスタ（０ＭＯ３−Ｔｒ）Ｑ、と９Ｍ
Ｏ３）ランジスタ（９ＭＯ３−Ｔｒ）Ｑ、の何れかがオ
ンとなり、オンとなった０ＭＯ３ＴｒＱｚ　　（あるい
はｐＭＯｓ　　ＴｒＱ＋）および抵抗Ｒ２（あるいは抵
抗Ｒ，）を流れる電流の電圧降下によって、バイポーラ
トランジスタ（Ｂｉ　　Ｔｒ）Ｑ４　（あるいはＢｉ−
ＴｒＱ、）がオンとなる。これにより、電流ｉ、が流れ
て、出力端子０の電位は論理“０”　（あるいは論理“
′１”）となるようになっている。

また、第６図（ｂ）に、従来のＢ　ｉ−ＣＭＯＳ回路を
適用したＬＳＩの構成ブロック図を示す。

第６図［有］）に示すように、従来のＬＳＩにおいては
、Ｂｉ−ＣＭＯＳ回路（第６図（ａ）参照）によって構
成された信号処理部６１１により、信号処理が行なわれ
、レベル変換部６２１によりこの信号処理部６１１の出
力信号の信号レベルが、外部の回路の信号レベル（例え
ばＴＴＬレベル）に合わせられる。更に、負荷を駆動す
るために充分な信号電流を供給するために、ＴＴＬ、Ｅ
ＣＬなどの素子で構成されたバッファ回路６３１が設け
られている。

また、入力信号の信号レベル（例えばＴＴＬレベル）を
信号処理部６１１のＢｉ−ＣＭＯＳ回路の信号レベルに
合わせるために、入力信号のレベル変換を行なうレベル
変換部６４１が設けられている。

〔発明が解決しようとする課題〕 ところで、上述した従来方式にあっては、入力側と出力
側にレベル変換部６２１，６４１が設けられており、外
部回路との間で授受される信号の信号レベルはＴＴＬレ
ベルとなっている。

しかしながら、Ｂｉ−０Ｍ０３回路が適用された別のＬ
ＳＩとの間で信号を授受する場合は、授受する信号の信
号レベルをＴＴＬレベルとする必要はなく、また、これ
らのレベル変換部６２１゜６４１の動作が遅いため、Ｂ
　ｉ−０Ｍ０３回路からなる信号処理部６１１の出力信
号の信号レベルをＬＳＩの出力信号レベルとしたいとい
う要望がある。

この場合は、入力側と出力側に設けられた動作の遅いレ
ベル変換部６２１，６４１の両方が不要となるので、高
速な動作が期待できる。一方、この場合は、バッファ回
路６３１をＢｉ−０Ｍ０３回路で構成する必要がある。

ここで、Ｂｉ−０Ｍ０３回路を構成する各トランジスタ
を大きくすれば、負荷を駆動するための大電流を供給す
ることができる。しかしながら、従来のＢｉ−０Ｍ０３
回路を構成する各トランジスタを単に大きくしたものに
よって、バッファ回路を構成すると、以下のような問題
点が予想される。

上述したようなりｉ−０Ｍ０３回路を用いてバッファ回
路を構成する場合は、第７図に示すように、ｎ個のＢｉ
−ＣＭＯＳ回路７１０をインダクタＬを介して電源端子
ＶＣＣおよび接地端子ＧＮＤに接続するようにする。従
って、第６図（ａ）に示したＢｉ　　ＴｒＱｉ　、Ｑａ
を大きくして、これらがオンとなったときに流れる電流
ｉ　ｂを大きくすると、スイッチングの際にインダクタ
しによって発生する逆起電力Δ■（下式（１）参照）が
大きくなる。

この逆起電力ΔＶにより、電源端子ｖｃｃにおける電位
あるいは接地端子ＧＮＤにおける電位が変動し、これに
より、各Ｂｉ−ＣＭＯＳ回路の出力信号のレベルが変動
する。このため、同時にスイッチングを行なうＢｉ−０
Ｍ０３回路の数を制限して、この逆起電力Δ■を抑制す
る必要があるという欠点を有している。

また、第６図（ａ）に示したＢｉ−０Ｍ０３回路の入力
端子Ｉに例えば論理“１”に対応する入力信号を供給す
ると、ｎＭＯ３−ＴｒＱｔおよびＢｉ−Ｔ　ｒ　Ｑ、が
オンとなるが、出力端子における電位が低くなり、Ｂｉ
−ＴｒＱ、のエミッターベース間のバイアス電圧が所定
の闇値（例えば０．　６■）以下となるとＢｉ　　Ｔｒ
Ｑｏはオフとなる。

このため、第６図（Ｃ）に示すように、出力レベルが約
０．６■となるまでは出力レベルは急峻に立ち下がるが
、以後はｎ　Ｍ　ＯＳ　　Ｔ　ｒ　Ｑ　ｚおよび抵抗Ｒ
２を介して流れる電流によりなだらかに立ち下がる。ま
た、出力信号が論理“０”から論理“１”に立ち上がる
場合についても同様である。

このように、出力信号の波形がなまってしまうという欠
点を有している。

また、上述したように、Ｂｉ　　ＴｒＱｏはオフとなる
と、Ｂ　ｉ−０Ｍ０３回路の出力インピーダンスは高イ
ンピーダンスとなる。

また、伝送路を介して、Ｂｉ−０Ｍ０３回路に別のＢ　
ｉ−０Ｍ０３回路が負荷回路として接続されているとき
に、上述したようにして、Ｂｉ−０Ｍ０３回路の出力イ
ンピーダンスが高い状態となると、負荷回路の入力イン
ピーダンスは通常高く設定されているので、伝送路の両
端でオーブン反射が起こってしまう。このため、伝送路
に入り込んだノイズが減衰するまで時間がかかり、伝送
される信号の品質を劣化させるという欠点を有している
。

また、このように伝送路の両端で信号が反射されるよう
な状態においては、反射された信号が減衰するまで次の
信号の伝送を行なうことができないので、高速の信号伝
送を行なうことができないという欠点を有している。

本発明は、このような点にかんがみて創作されたもので
あり、出力信号のレベルの変動を防ぐとともに、高速で
品質の高い信号の伝送を可能とするようにしたＢｉ−Ｃ
ＭＯＳ出力回路を提供することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明のＢ　ｉ−ＣＭＯＳ出力回路の原理ブ
ロック図である。

図において、Ｂｉ−ＣＭＯＳ回路１１０は、第１の電界
効果トランジスタ１１１と第２の電界効果トランジスタ
１１２と第１の抵抗１１３と第２の抵抗１１４と第１の
バイポーラトランジスタ１２１と第２のバイポーラトラ
ンジスタ１２２とからなり、第１の電界効果トランジス
タ１１１のドレインが第１の電源端子に接続され、第２
の電界効果トランジスタ１１２のソースが第２の電源端
子に接続されている。

ＣＭＯＳ回路１３０は、第３の電界効果トランジスタ１
３１と第４の電界効果トランジスタ１３２からなり、第
３の電界効果トランジスタ１３１のドレインが第３の電
源端子に接続され、第４電界効果トランジスタ１３２の
ソースが第４の電源端子に接続されている。

全体として、第１の電界効果トランジスタ１１１と第２
の電界効果トランジスタ１１２と第３の電界効果トラン
ジスタ１３１と第４の電界効果トランジスタ１３２との
それぞれのゲートを共通の入力端子に接続し、第１のバ
イポーラトランジスタ１２１のエミッタと第２のバイポ
ーラトランジスタ１２２のコレクタとの接続点と第３の
電界効果ト１７ンジスタ１３１のソースと第４の電界効
果トランジスタ１３２のドレインとの接続点とを共通の
出力端子に接続するように構成されている。

〔作　用〕

入力端子に供給された入力信号に応じて、第１の電界効
果トランジスタ１１１．第２の電界効果トランジスタ１
１２の何れか一方が導通状態（オン）となり、第１の抵
抗１１３あるいは第２の抵抗１１４の両端にかかる電圧
をバイアス電圧として、第１のバイポーラトランジスタ
１２１．第２のバイポーラトランジスタ１２２の何れか
がオンとなる。

また、このとき、上述した入力信号に応じて、第３の電
界効果トランジスタ１３１．第４の電界効果トランジス
タ１３２の何れか一方がオンとなる。これにより、出力
端子における電位は、第３の電源端子あるいは第４の電
源端子における電位に等しくなる。

例えば、人力信号として論理“′１”が供給されると、
第２の電界効果トランジスタ１１２と第２のバイポーラ
トランジスタ１２２と第４の電界効果トランジスタ１３
２とがオンとなり、出力端子における電位は、第４の電
源端子における電位に等しくなるように変化する。

このとき、出力端子における電位と第２電源端子におけ
る電位との電位差が小さくなると、第２のバイポーラト
ランジスタ１２２のベースとエミッタとの間にバイアス
電圧が印加されなくなり、第２のバイポーラトランジス
タ１２２は遮断状態（オフ）となる。この場合は、第４
の電界効果トランジスタ１３２を介して流れる電流によ
り、出力端子における電位は、速やかに第４の電源端子
における電位に等しくなる。

また、入力信号として論理“０”が供給された場合、も
、同様にして、第３の電界効果トランジスタ１３１によ
り、出力端子における電位は、速やかに第３の電源端子
における電位に等しくなる。

従って、出力端子における電位は急峻に変化し、良好な
出力波形が得られ、また、第１のバイポーラトランジス
タ１２１および第２のバイポーラトランジスタ１２２の
動作状態にかかわらず、出力端子側からみたインピーダ
ンス（出力インピーダンス）が高い状態となることはな
い。

また、上述したような第１のバイポーラトランジスタ１
２１および第２のバイポーラトランジスタ１２２のオン
−オフ動作によって、第１の電源端子および第２の電源
端子における電位が変動する場合がある。しかし、出力
端子における電位は、このような変動にかかわらず、第
３の電界効果トランジスタ１３１および第４の電界効果
トランジスタ１３２の動作に応じて、第３電源端子にお
ける電位あるいは第４電源端子における電位に保たれる
。

本発明にあっては、Ｂｉ−ＣＭＯＳ回路１１０に付加さ
れたＣＭＯＳ回路１３０の第３の電界効果トランジスタ
１３１．第４の電界効果トランジスタ１３２の動作によ
り、良好な出力波形が得られるとともに、出力インピー
ダンスが低く保たれる。また、出力端子における電位（
出力レベル）は、第１電源端子および第２電源端子にお
ける電位の変動にかかわらず、第３の電界効果トランジ
スタ１３１および第４の電界効果トランジスタ１３２の
導通状態によって、第３の電源端子あるいは第４の電源
端子における電位となる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例におけるＢｉ−ＣＭＯＳ出
力回路の構成を示す。

■　　　　と　１　との ここで、本発明の実施例と第１図との対応関係を示して
おく。

第１の電界効果トランジスタ１１１は、ｐチャネル型電
界効果トランジスタ（ｐＭＯ３−Ｔｒ）２１１に相当す
る。

第２の電界効果トランジスタ１１２は、ｎチャネル型電
界効果トランジスタ（ｎＭＯ３−Ｔｒ）２１２に相当す
る。

第１のバイポーラトランジスタ１２１は、バイポーラト
ランジスタ（Ｂｉ−Ｔｒ）２２１に相当する。

第２のバイポーラトランジスタ１２２は、Ｂｉ−Ｔｒ２
２２に相当する。

第１の抵抗１１３は、抵抗２４１に相当する。

第２の抵抗１１４は、抵抗２４２に相当する。

第３の電界効果トランジスタ１３１は、２ＭＯ３−Ｔｒ
２３１に相当する。

第４の電界効果トランジスタ１３２は、ｎＭＯ３−Ｔｒ
２３２に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

■　　　　の　　および 第２図において、実施例によるＢｉ−ＣＭＯＳ出力回路
は、ｐチャネル型電界効果トランジスタ（ｐＭＯ３−Ｔ
ｒ）２１１とｎチャネル型電界効果トランジスタ（ｎＭ
Ｏ３−Ｔｒ）２１２と２つのバイポーラトランジスタ（
Ｂｉ−Ｔｒ）２２１゜２２２とそれぞれ抵抗値Ｒを有す
る抵抗２４１゜２４２とからなるＢｉ−ＣＭＯＳ回路部
２００と、ｐＭＯ３−Ｔｒ２３１とｎＭＯ３−Ｔｒ２３
２とからなる出力レベル維持回路２３０と、それぞれイ
ンダクタンス値Ｌｒ　−Ｌｘ　、Ｌ３　、Ｌａのインダ
クタ２５１，２５２，２５３，２５４とを備えて構成さ
れている。

Ｂｉ−ＣＭＯＳ出力回路の入力端子■は、９ＭＯ５−Ｔ
ｒ２１１，２３１およびｎＭＯ３−Ｔｒ２１２．２３２
のゲートに接続されており、この入力端子■は、Ｂｉ−
ＣＭＯＳ回路部２００と出力レベル維持回路２３０とで
共通となっている。

ｐＭＯ３−Ｔｒ　２１１のソースは抵抗２４１を介して
ｎＭＯ３−Ｔ　ｒ　２１２のドレインに接続されており
、このｎＭＯ３−Ｔ　ｒ　２１２のソースは抵抗２４２
の一端に接続されている。

この抵抗２４２の他端とインダクタ２５２の一端との接
続点には、Ｂｉ−Ｔｒ２２２のエミッタが接続されてお
り、インダクタ２５２の他端は接地端子ＧＩに接続され
ている。

また、Ｂｉ−Ｔｒ２２１のベースはｐＭＯ３−Ｔｒ２１
１のソースと抵抗２４１との接続点に接続されており、
Ｂｉ−Ｔｒ２２’２のベースはｎＭＯ３−Ｔｒ２１２の
ソースと抵抗２４２との接続点に接続されている。

Ｂｉ−Ｔｒ２２２のコレクタはＢｉ−Ｔｒ２２１のエミ
ッタに接続されており、Ｂｉ−Ｔｒ２２１のコレクタは
ｐＭＯ３−Ｔｒ　２１１のドレインとともにインダクタ
２５１の一端に接続され、このインダクタ２５１を介し
て電源端子ＶＣＩに接続されている。また、この電源端
子■。、には、電源装置（図示せず）により、電源電圧
■。が供給されている。

また、２ＭＯ３−Ｔｒ　２３１のソースはｎＭ。

５−Ｔｒ２３２のドレインに接続されており、２ＭＯ３
−Ｔｒ２３１のドレインは、インダクタ２５３を介して
別の電源端子ＶＣ２に接続されている。

また、この電源端子ＶＣＺには、別の電源装置（図示せ
ず）により、電源電圧Ｖ　ｃｃが供給されている。

一方、１ＭＯ３−Ｔｒ　２３２のソース端子はインダク
タ２５４を介して別の接地端子Ｇ２に接続されている。

このように、出力レベル維持回路２３０とＢｉ−ＣＭＯ
Ｓ回路部２００とは、それぞれ独立に電源電圧が供給さ
れており、また、出力レベル維持回路２３０の接地端子
Ｇ２とＢｉ−ＣＭＯＳ回路部２００の接地端子Ｇ、とは
、それぞれ独立に接地されている。

２ＭＯ３−Ｔ　ｒ　２３１と１ＭＯ３−Ｔ　ｒ　２３２
との接続点と、抵抗２４１と１ＭＯ３−Ｔｒ２１２との
接続点およびＢｉ−Ｔｒ２２１とＢｉ−Ｔｒ２２２との
接続点とは、互いに接続されてＢｉ−ＣＭＯＳ出力回路
の出力端子Ｏに接続されており、Ｂｉ−ＣＭＯＳ回路部
２００と出力レベル維持回路２３０とで共通となってい
る。

ここで、２ＭＯ３−Ｔｒ２１１，１ＭＯ３−Ｔｒ２１２
．Ｂｉ−Ｔｒ２２１，２２２．２ＭＯ３−Ｔｒ２３１，
１ＭＯ３−Ｔｒ２３２のそれぞれは、通常の信号処理部
に用いられるトランジスタの数倍の大きさを有している
ものとする。

ｉｉＢｉ−ＣＭＯＳの 第３図に、実施例によるＢ　ｉ−ＣＭＯＳ出力回路の出
力電圧の変化を示す。

以下、第２図、第３図を参照し、実施例によるＢｉ−Ｃ
ＭＯＳ出力回路の動作を説明する。

第３図に矢印Ａで示す時点において、Ｂｉ−ＣＭＯＳ出
力回路の入力端子Ｉに論理“１”が入力されると、まず
、１ＭＯ３−Ｔｒ　２１２および１ＭＯ３−Ｔｒ２３２
がオンとなる。このとき、１ＭＯ３−Ｔｒ２１２および
抵抗２４２を介して流れる電流によって生じる電圧降下
により、Ｂｉ−Ｔｒ２２２のベース−エミッタ間にバイ
アス電圧が印加され、Ｂｉ−Ｔｒ２２２がオンとなる。

これにより、出力端子ＯからＢｉ−Ｔｒ２２２を介して
電流ｉ、が流れ、第３図に示すように出力端子０におけ
る電位■。、が急峻に立ち下がる。

上述したように、通常の数倍の大きさを有するＢｉ−Ｔ
ｒ２２１，２２２を用いることにより、この電流ｉ、と
して、負荷回路を駆動するために充分な電流が得られる
。

その後、出力端子０における電位■。ａ、が所定の閾値
ＶｙＨ（例えば約０．６Ｖ）になると（第３図参照）、
Ｂｉ−Ｔｒ２２２はオフとなるが、１ＭＯ３−Ｔｒ２３
２はオンの状態に保たれている。

従って、１ＭＯ３−Ｔｒ　２３２を介して電流が流れ、
この電流により出力端子Ｏにおける電位ＶｏｕＬは更に
下がって、第３図に示すように、接地端子Ｇ２における
電位と同じ論理“０”を示す電位■、。、となる。

上述したように、１ＭＯ３−Ｔｒ　２３２は通常の数倍
の大きさを有しているので、比較的大きい電流を流すこ
とができる。これにより、従来のＢｉ−ＣＭＯＳ回路の
場合（第３図に点線で示す）に比較して、短い時間で出
力端子０の電位■。。

を電位Ｖ・。・まで下げることができる。

また、第３図において矢印Ｂで示す時点において、入力
端子■に論理“０”が入力された場合も、２ＭＯ３−Ｔ
ｒ　２１１．　　ＰＭＯ３−Ｔｒ　２３１゜Ｂｉ−Ｔｒ
２２１が、上述した１ＭＯ３−Ｔｒ２１２．１ＭＯ３−
Ｔｒ２３２．Ｂｉ−Ｔｒ２２２と同様に動作することに
より、出力端子Ｏにおける電位Ｖ　ｏｕｔは、短時間で
論理“１”を示す電位Ｖ−，・まで立ち上がる。

このように、第２図に示したＢｉ−ＣＭＯＳ出力回路に
おいては、出力レベル維持回路２３０の２ＭＯ３−Ｔｒ
２３１および１ＭＯ３−Ｔｒ２３２の動作により、立ち
上がりおよび立ち下がりが急峻な出力波形を得ることが
できる。

ｉｉｉ　Ｂｔ−ＣＭＯＳの 以下、第２図に示した実施例によるＢ　ｉ　−ＣＭＯ８
出力回路の使用例について説明する。

第４図（ａ）に、Ｂ　ｉ　−ＣＭＯＳ出力回路の出力を
伝送路を介して伝送する場合の構成を示す。

第４図（ａ）に示すように、Ｂ　ｉ−ＣＭＯＳ出力回路
４１０の出力端子Ｏに、伝送路４２０の一端が接続され
ており、この“伝送路４２０の他端が負荷回路４３０の
入力端子Ｉｔに接続されている。

ここで、出力レベル維持回路２３０のｐＭＯ３−Ｔｒ２
３１およびｎＭＯ３−Ｔ　ｒ　２３２のゲート幅やゲー
ト長を適切に決めることにより、Ｂｉ−Ｔｒ２１１，２
２２の何れかがオフとなったときのＢｉ−ＣＭＯＳ出力
回路４１０の出力インピーダンスＺ。ｕＶと伝送路４２
０の特性インピーダンスＺ０とをほぼ同じ大きさとする
ことができる。

一方、負荷回路４３００ÅカインピーダンスＺ　ｉｓは
、伝送路４２０の特性インピーダンスＺＯに比べて充分
大きいものとする。

この場合は、負荷回路４３０に接続された伝送路４２０
の一端（以下受信端と称する）においてはオープン反射
が起きるが、Ｂｉ−ＣＭＯＳ出力回路４１０に接続され
た伝送路４２０の一端（以下送信端と称する）において
は反射が起きない。

従って、伝送路４２０に入り込んだノイズおよび受信端
で反射された信号成分は伝送路４２０の送信端で吸収さ
れ、短い時間で減衰する。

また、この場合は、第４図（ｂ）に示すように、Ｂｉ−
ＣＭＯＳ出力回路４１０の出力信号の立ち上がり（時刻
ＴＯ）において、送信端の信号電圧はＶ０ａｔ／２とな
る。この信号電圧が伝送路４２０を介して伝送され、伝
送路４２０の受信端においてオーブン反射されることに
より、第４図（Ｃ）に示すように、時刻（’ｒ、＋ｔ）
において受信端における信号電圧は■。、となる（時間
ｔは、伝送路４２０の送信端から受信端まで信号が伝送
されるために要する時間）。また、この受信端における
反射成分は伝送路４２０を介して伝送され、送信端にお
いて信号電圧と合成される。これにより、第４図（ｂ）
に示すように、時刻（Ｔ、＋２ｔ）において送信端にお
ける信号電圧はＶ。ｕｔとなる。

このように、伝送路４２０の特性インピーダンスＺ０と
Ｂｉ−ＣＭＯＳ出力回路４１０の出力インピーダンスＺ
　ｏａｔとをほぼ等しくすることにより、Ｂｉ−ＣＭＯ
Ｓ出力回路４１０の出力信号を良好な信号波形を保って
伝送することができ、高速で信号伝送を行なうことがで
きる。

次に、ｎ個のＢｉ−ＣＭＯＳ出力回路を用いてバッファ
回路を構成した場合について説明する。

第５図に、実施例によるＢ　ｉ−ＣＭＯ５出力回路を適
用したバッファ回路の構成を示す。

第５図において、バッファ回路は、ｎ個のＢｉ−ＣＭＯ
Ｓ出力回路５１０１．・・・、５１０．と、それぞれイ
ンダクタンス値ＬＶＩ＋　　ＬＧＩのインダクタ５２１
，５２２と、それぞれインダクタンス値Ｌ　ｖｚ＊　　
Ｌ　ａｔのインダクタ５２３，５２４とを備えて構成さ
れている。

Ｂｉ−ＣＭＯＳ出力回路５１Ｌ、・・・、５１０゜は、
第２図に示したＢｉ−ＣＭＯＳ出力回路と同様に、Ｂｉ
−ＣＭＯＳ回路部５１１．、・・・、５１１７と出力レ
ベル維持回路５１２１．・・・、５１２．。

とから構成されている。

以下、Ｂ　ｉ−ＣＭＯＳ出力回路５１０１．・・・。

５１０７を総称する際は、Ｂｉ−ＣＭＯ５出力回路５１
０と称する。同様に、Ｂｉ−ＣＭＯＳ回路部５１Ｌ、・
・・、５１１．ｌを総称する際および出力レベル維持回
路５１Ｌ、・・・、５１２ｆｉを総称する際は、それぞ
れＢ　ｉ−ＣＭＯＳ回路部５１１および出力レベル維持
回路５１２と称する。

各Ｂ　ｉ−ＣＭＯＳ回路部５１１１．・・・、５１１．
。

のそれぞれの電源端子Ｖ　Ｉ　Ｉ　、・・・、■、、１
は、インダクタ５２１の一端に接続されており、このイ
ンダクタ５２１を介して、電源装置Ａ（図示せず）によ
り、電源電圧ＶＣＣが各Ｂ　ｉ−ＣＭＯＳ回路部５１１
に供給されている。また、各Ｂｉ−ＣＭＯＳ回路部５１
１＋、・・−，５１１ｆｉのそれぞれの接地端子Ｇ０．
・・・＋　Ｇｉｎは、インダクタ５２２の一端に接続さ
れており、各Ｂｉ−ＣＭＯＳ回路部５１１は、このイン
ダクタ５２２を介して接地されている。

また、各出力レベル維持回路５１２．．・・・、５１２
゜のそれぞれの電源端子Ｖ　ｂ　Ｉ　＋　・・・、　Ｖ
ｂ、は、インダクタ５２３の一端に接続されており、各
出力レベル維持回路５１２には、このインダクタ５２３
を介して、別の電源装置Ｂ（図示せず）によリ、電源電
圧ＶＣＣが供給されている。また、各出力レベル維持回
路５１２１．・・・、５１２．のそれぞれの接地端子Ｇ
、１．・・・、Ｇｂｎは、インダクタ５２４の一端に接
続されており、各出力レベル維持回路５１２は、このイ
ンダクタ５２４を介して、Ｂｉ−ＣＭＯＳ回路部５１１
とは独立にに接地されている。

各Ｂｉ−ＣＭＯＳ出力回路５１０．．・・・、５１０゜
は、上述したようにして、それぞれの入力端子ＩＩ、・
・・、ｒｌに供給された入力信号の論理に応じて動作し
、それぞれの出力端子ＯＩ、・・・＋０１１１から対応
する出力信号を出力する。

以下、ｎ個のＢ　ｉ−ＣＭＯＳ出力回路５１０の何れか
の出力が、論理“１″から論理“Ｏｎに変化するとき、
あるいは論理゛′０”から論理“１”に変化するときに
、他のＢｉ−ＣＭＯＳ出力回路５１０の出力に与える影
響について説明する。以下、このような出力の変化を出
力のスイッチングと称する。

例えば、Ｂ　ｉ−ＣＭＯＳ出力回路５１０７の出力が論
理″Ｏｎの状態であるときに、Ｂｉ−ＣＭＯＳ出力回路
５１０．の出力が論理“１”から論理゛′０”に立ち下
がる場合は、Ｂｉ−ＣＭＯＳ回路部５１１．のＢｉ−Ｔ
ｒ２２２がオン−オフ動作により、インダクタ５２２を
介して流れる電流ｉ、が変動する。この電流ｉ、の変動
によって、インダクタ５２２に逆起電力Δ■５が生じ、
Ｂｉ−ＣＭＯＳ回路部５１１１の接地端子Ｇ１における
電位とともに、Ｂ　ｉ−ＣＭＯＳ回路部５１１．。

の接地端子Ｇ　ｍ　ｎにおける電位が変動する。

一方、Ｂｉ−ＣＭＯＳ出力回路５１０．１の出力信号の
レベルは、出力レベル維持回路５１２７の接地端子Ｇ。

における電位によって保証されている。

ここで、出力レベル維持回路５１２７の接地端子Ｇいに
おける電位は、インダクタ５２４を介して流れる電流ｉ
、の変動によって、インダクタ５２４で生じる逆起電力
ΔＶ、の影響を受けるが、この逆起電力ΔＶ３は上述し
た逆起電力Δ■５に比べて小さい。また、Ｂｉ−ＣＭＯ
Ｓ回路部５１■、、のｎＭＯ３−Ｔｒ　２１２を介して
、上述した逆起電力Δ■ゎが作用することが考えられる
が、この影響についてシミュレーシゴンを行なった結果
から、Ｂｉ−ＣＭＯＳ出力回路５１０．ｌの出力信号へ
の影響は従来の半分以下であるといえる。

また、各Ｂｉ−ＣＭＯＳ出力回路５１０の出力が立ち上
がる場合についても同様である。

このように、スイッチングの際に生じる逆起電力ΔＶ、
による出力信号への影響を半減することが可能となり、
同時にスイッチングを許す数に対する制限を緩和するこ
とができる。

■、　　　　の　とめ 上述したように、Ｂｉ−ＣＭＯＳ回路部２００に、ｐＭ
Ｏ３−Ｔｒ　２３１とｎＭＯ３−Ｔｒ２３２とからなる
出力レベル維持回路２３０を付加し、入力端子■と出力
端子０とを共通とする。

これにより、Ｂｉ−ＣＭＯＳ回路部２００のＢｉ−Ｔｒ
２１１（あるいはＢ　１−Ｔｒ　２２２）がオフとなっ
ても、ｐＭＯ３−Ｔｒ２３１　（あるいはｎＭＯ３−Ｔ
　ｒ　２３２）の動作によって出力端子０における電位
が速やかに論理”１”（あるいは論理“Ｏパ）に到達す
るので、急峻な立ち上がり（あるいは立ち下がり）を持
った良好な信号波形が得られる。

また、この場合は、Ｂｉ−Ｔｒ２２１およびＢｉ−Ｔｒ
２２２の動作状態にかかわらず、Ｂｉ−ＣＭＯＳ出力回
路の出力インピーダンスＺ。ａｔが高い状態となること
はなく、伝送路に入り込んだノイズや受信端におけるオ
ーブン反射による反射波は速やかに減衰する。これによ
り、高速で信号伝送を行なうことが可能となる。

更に、ｐＭＯ３−Ｔｒ２３１およびｎＭＯ３−Ｔｒ２３
２のゲート幅やゲート長を適切に決めることにより、Ｂ
ｉ−ＣＭＯＳ出力回路の出力インピーダンスＺ　ｏａｔ
と伝送路４２０の特性インピーダンスＺ０とをほぼ等し
くすれば、伝送される信号の品質をより高いものとする
ことができる。

また、Ｂｉ−ＣＭＯＳ回路部２００とは別の電源装置Ｂ
によって出力レベル維持回路２３０に電源電圧を供給し
、また、Ｂ　ｉ−ＣＭＯＳ回路部２００とは独立に接地
する。

これにより、ｎ個のＢｉ−ＣＭＯＳ出力回路によってバ
ッファ回路（第５図参照）を構成した場合に、各Ｂｉ−
ＣＭＯＳ回路部５１１のＢｔ−Ｔｒ２１１，２２２のオ
ン−オフによって生じる逆起電力Δ■、の影響を半減し
、同時にスイッチングを許す数についての制限を緩和す
ることができる。

〔発明の効果〕

上述したように、本発明によれば、Ｂｉ−ＣＭＯＳ回路
に付加したＣＭＯＳ回路の第３の電界効果トランジスタ
と第４の電界効果トランジスタとの動作により、良好な
出力波形を得るとともに出力インピーダンスを低く保つ
ことが可能となり、高速で品質の高い信号伝送を行なう
ことができ、また、第３の電源端子および第４の電源端
子における電位によって、第１電源端子および第２電源
端子における電位の変動にかかわらず、出力端子におけ
る電位を保証することができるので、実用的には極めて
有用である。

【図面の簡単な説明】

第１図は本発明のＢｉ−ＣＭＯＳ出力回路の原理ブロッ
ク図、 第２図は本発明の一実施例によるＢｉ−ＣＭＯＳ出力回
路の構成図、 第３図は実施例の動作の説明図、 第４図は実施例の適用例の説明図、 第５図は実施例によるＢｉ−ＣＭＯＳ出力回路を適用し
たバッファ回路の構成図、 第６図は従来のＢｉ−ＣＭＯＳ回路の説明図、第７図は
従来のＢ　ｉ−ＣＭＯＳ回路を適用したバッファ回路の
構成図である。 図において、 １１０はＢｉ−ＣＭＯＳ回路、 １１１は第１の電界効果トランジスタ、１１２は第２の
電界効果トランジスタ、１１３は第１の抵抗、 １１４は第２の抵抗、 １２１は第１のバイポーラトランジスタ、１２２は第２
のバイポーラトランジスタ、１３０はＣＭＯＳ回路、 １３１は第３の電界効果トランジスタ、１３２は第４の
電界効果トランジスタ、２００．５１１はＢｉ−ＣＭＯ
Ｓ回路部、２１１はｐチャネル型電界効果トランジスタ
（２ＭＯ３−Ｔｒ）、 ２１２はｎチャネル型電界効果トランジスタ（０ＭＯ３
−Ｔｒ）、 ２２１．２２２はバイポーラトランジスタ、２３０．５
１２は出力レベル維持回路、２３１はｐＭＯ３−Ｔｒ。 ２３２は０ＭＯ３−Ｔｒ。 ２４１．２４２は抵抗、 ２５１．２５２，２５３，２５４，５２１，５２２．５
２３，５２４はインダクタ、 ４１０．５１０はＢｉ−ＣＭＯＳ出力回路、４２０は伝
送路、 ４３０は負荷回路、 ６１１は信号処理部、 ６２１．６４１はレベル変換部、 ６３１はバッファ回路、 ７１０はＢｉ−ＣＭＯＳ回路である。 、ｆ−従」月の沖、埋ブ°ロツ７ｍ 第１図 を 大力ヒ１ダｊ０動作ｎき頼明口 第３図 （１）） （Ｃ） Ｔ。 Ｔｏ　＋　２　ｔ Ｔ。 ｏｔｔ γ整色妙」の這目利仔釦名先θ月図 第４図 １ ２ 実施（夕′」の養成口

Claims (1)

【特許請求の範囲】
1. （１）第１の電界効果トランジスタ（１１１）と第２の
   電界効果トランジスタ（１１２）と第１の抵抗（１１３
   ）と第２の抵抗（１１４）と第１のバイポーラトランジ
   スタ（１２１）と第２のバイポーラトランジスタ（１２
   ２）とからなり、前記第１の電界効果トランジスタ（１
   １１）のドレインが第１の電源端子に接続され、前記第
   ２の電界効果トランジスタ（１１２）のソースが第２の
   電源端子に接続されているＢｉ−ＣＭＯＳ回路（１１０
   ）と、 第３の電界効果トランジスタ（１３１）と第４の電界効
   果トランジスタ（１３２）からなり、前記第３の電界効
   果トランジスタ（１３１）のドレインが第３の電源端子
   に接続され、前記第４電界効果トランジスタ（１３２）
   のソースが第４の電源端子に接続されているＣＭＯＳ回
   路（１３０）と、 を備え、前記第１の電界効果トランジスタ（１１１）と
   前記第２の電界効果トランジスタ（１１２）と前記第３
   の電界効果トランジスタ（１３１）と前記第４の電界効
   果トランジスタ（１３２）とのそれぞれのゲートを共通
   の入力端子に接続し、前記第１のバイポーラトランジス
   タ（１２１）のエミッタと前記第２のバイポーラトラン
   ジスタ（１２２）のコレクタとの接続点と前記第３の電
   界効果トランジスタ（１３１）のソースと前記第４の電
   界効果トランジスタ（１３２）のドレインとの接続点と
   を共通の出力端子に接続するように構成したことを特徴
   とするＢｉ−ＣＭＯＳ出力回路。