JPH025616A - 出力レベル回路 - Google Patents
出力レベル回路Info
- Publication number
- JPH025616A JPH025616A JP63156510A JP15651088A JPH025616A JP H025616 A JPH025616 A JP H025616A JP 63156510 A JP63156510 A JP 63156510A JP 15651088 A JP15651088 A JP 15651088A JP H025616 A JPH025616 A JP H025616A
- Authority
- JP
- Japan
- Prior art keywords
- output
- level
- resistance
- terminal
- output level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力ベレル回路、特に半導体集積回路の出力バ
ッフ７・に適する出力回路に関する。
ッフ７・に適する出力回路に関する。
従来、この種の出力バッファ回路では、出力端子の出力
レベルが入力信号レベルに応答してそれぞれ逆の電源電
圧とほぼ等しい一定の電圧で出力されるよう構成される
。
レベルが入力信号レベルに応答してそれぞれ逆の電源電
圧とほぼ等しい一定の電圧で出力されるよう構成される
。
第２図は従来のＣＭ ＯＳ構成のインバータを用いた出
力バッファ回路の接続回路図を示す。この回路はＰチャ
ネルＭＯ３）ランジスタＱｐとＮチャネルＭＯＳトラン
ジスタＱＮとを並列接続したインバータ３から成り、入
力端子１に高レベル（以下１４レベルという）の入力信
号が印加されるとトランジスタＱＮが導通して出力端子
２に最低電位Ｖ５５が出力され、また、低レベル（以下
Ｌレベルという）が印加されると逆にトランジスタＱｐ
が導通して出力端子２に最高電位ＶＤＤが出力される。
力バッファ回路の接続回路図を示す。この回路はＰチャ
ネルＭＯ３）ランジスタＱｐとＮチャネルＭＯＳトラン
ジスタＱＮとを並列接続したインバータ３から成り、入
力端子１に高レベル（以下１４レベルという）の入力信
号が印加されるとトランジスタＱＮが導通して出力端子
２に最低電位Ｖ５５が出力され、また、低レベル（以下
Ｌレベルという）が印加されると逆にトランジスタＱｐ
が導通して出力端子２に最高電位ＶＤＤが出力される。
しかしながら、通常、一つのシステノ、を構成する場合
には、システム構成上、出力バッファ回路が電ｔＡ電圧
の高いＩＣと逆に低いＩＣとの相互接続を余（八なくさ
れる場合が生じる。従来このような必要が生じた場合に
は、従来の出力バッファ回、路であると、高電源電圧の
ＩＣの出力端子から出力される高電圧の信号を外付は抵
抗を接続するなどしてレベル調整しなければならないと
いう欠点があり、仮りに低電源電圧のＩＣに電源電圧よ
り高い入力信号が印加される場合は極端な場合デバイス
か誤動作または破壊される。
には、システム構成上、出力バッファ回路が電ｔＡ電圧
の高いＩＣと逆に低いＩＣとの相互接続を余（八なくさ
れる場合が生じる。従来このような必要が生じた場合に
は、従来の出力バッファ回、路であると、高電源電圧の
ＩＣの出力端子から出力される高電圧の信号を外付は抵
抗を接続するなどしてレベル調整しなければならないと
いう欠点があり、仮りに低電源電圧のＩＣに電源電圧よ
り高い入力信号が印加される場合は極端な場合デバイス
か誤動作または破壊される。
本発明の目的は、上記の情況に鑑み出力レベルを制御す
ることのできるインバータ構成の出力レベル回路を提供
することである。
ることのできるインバータ構成の出力レベル回路を提供
することである。
本発明によれば出力レベル回路は、ソース端子を最高電
位ＶＤ［）に接続するＰチャネルＭＯＳトランジスタと
ソース端子を最低電位Ｖｓｓに接続するＮチャネルＭＯ
Ｓトランジスタとの共通接続ゲート端子を入力端子とし
、共通接続ドレイン端子を出力端子とするインバータと
、前記インバータの出力端子と最低電位との間にソース
、トレインを接続して挿入される少くとも一つのＮチャ
ネルＭＯ３）ランジスタからなる出力レベル制御回路と
、前記出力端子と最低電位との間にトランジスタのオン
抵抗を挿入または離脱せしめる前記出力レベル制御回路
のＮチャネルＭＯＳトランジスタに対するゲート制御手
段とを備えることを含んで構成される。
位ＶＤ［）に接続するＰチャネルＭＯＳトランジスタと
ソース端子を最低電位Ｖｓｓに接続するＮチャネルＭＯ
Ｓトランジスタとの共通接続ゲート端子を入力端子とし
、共通接続ドレイン端子を出力端子とするインバータと
、前記インバータの出力端子と最低電位との間にソース
、トレインを接続して挿入される少くとも一つのＮチャ
ネルＭＯ３）ランジスタからなる出力レベル制御回路と
、前記出力端子と最低電位との間にトランジスタのオン
抵抗を挿入または離脱せしめる前記出力レベル制御回路
のＮチャネルＭＯＳトランジスタに対するゲート制御手
段とを備えることを含んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示す出力レベル回路の接続
回路図である。本実施例によれば、本発明の出力レベル
回路は、ＰチャネルＭＯＳトランジスタＱ２およびＮチ
ャネルＭＯＳトランジスタＱＮの並列接続から成る従来
公知のインバータ３と、インバータ３の出力端子２と最
低電位Ｖ、ＳＳとの間にソース、ドレインをそれぞれ接
続して並列挿入された３個のＮチャネルＭＯＳトランジ
スタＱＮ１． ＱＮ２． ＱＮ３から成る出力レベル制
御回路７とを含む。ここで、１はインバータ３の入力端
子、ＶＤＤは最高電位、４，５．６はトランジスタＱＮ
１． ＱＮ２． ＱＮ３のゲート制御端子をそれぞれ示
す。また、ＮチャネルＭＯＳトランジスタＱ Ｎ １
＋ＱＮ２１ＱＮ３の各チャネル幅は必要に応じて狭く形
成されそれぞれが大きなオン抵抗を備えるように設定さ
れる。
回路図である。本実施例によれば、本発明の出力レベル
回路は、ＰチャネルＭＯＳトランジスタＱ２およびＮチ
ャネルＭＯＳトランジスタＱＮの並列接続から成る従来
公知のインバータ３と、インバータ３の出力端子２と最
低電位Ｖ、ＳＳとの間にソース、ドレインをそれぞれ接
続して並列挿入された３個のＮチャネルＭＯＳトランジ
スタＱＮ１． ＱＮ２． ＱＮ３から成る出力レベル制
御回路７とを含む。ここで、１はインバータ３の入力端
子、ＶＤＤは最高電位、４，５．６はトランジスタＱＮ
１． ＱＮ２． ＱＮ３のゲート制御端子をそれぞれ示
す。また、ＮチャネルＭＯＳトランジスタＱ Ｎ １
＋ＱＮ２１ＱＮ３の各チャネル幅は必要に応じて狭く形
成されそれぞれが大きなオン抵抗を備えるように設定さ
れる。
本実施例の出力レベル回路はつぎのように動作する。す
なわち、入力端子１に入る入力信号がＬレベル、ゲート
制御端子４の制御信号がＨレベル、その他のゲート制御
端子５，６の制御信号が全てＬレベルの場合をまず想定
すると、このときは、トランジスタＱｐとＱＮＩの各ソ
ース、ドレイン間がオン状態に在り、トランジスタＱＮ
ＩＩ ＱＮ２およびＱＮ３がそれぞれオフ状態に在る。
なわち、入力端子１に入る入力信号がＬレベル、ゲート
制御端子４の制御信号がＨレベル、その他のゲート制御
端子５，６の制御信号が全てＬレベルの場合をまず想定
すると、このときは、トランジスタＱｐとＱＮＩの各ソ
ース、ドレイン間がオン状態に在り、トランジスタＱＮ
ＩＩ ＱＮ２およびＱＮ３がそれぞれオフ状態に在る。
従って、出力端子２の出力レベルは最高電位ＶＯＯの電
圧をトランジスタＱｐのオン抵抗とトランジスタＱＮＩ
のオン抵抗とで抵抗分割した値に設定される。つぎにゲ
ート制御端子５と６の制御信号を共にＨレベルに変える
と、トランジスタＱＮＩＩ ＱＮ２１ ＱＮ３の合成オ
ン抵抗が変わり出力端２の出力レベルは最高電位ＶＤＤ
の電圧をトランジスタＱｐのオン抵抗とトランジスタＱ
ＮＩ〜ＬＮ３の合成オン抵抗とで抵抗分割した値となる
。また、入力端子１に入る入力信号がＨレベルの時は、
ゲート制御端子４゜５．６の制御信号がいかなるレベル
であっても出力端子２の出力レベルは常に最低電位ＶＳ
Ｓを示す。すなわち、トランジスタＱＮＩ〜ＱＮ３をオ
ン・オフ制御することによって出力レベルが制御される
。本実施例では出力レベル制御回路７内には３個のトラ
ンジスタしか示されていないがこれは単なる例示であっ
て必要に応じて幾つでも追加することができる。このＮ
チャネル・トランジスタの配列個数を増すことで出力の
高レベル電位を多段階に変化させることが可能になる。
圧をトランジスタＱｐのオン抵抗とトランジスタＱＮＩ
のオン抵抗とで抵抗分割した値に設定される。つぎにゲ
ート制御端子５と６の制御信号を共にＨレベルに変える
と、トランジスタＱＮＩＩ ＱＮ２１ ＱＮ３の合成オ
ン抵抗が変わり出力端２の出力レベルは最高電位ＶＤＤ
の電圧をトランジスタＱｐのオン抵抗とトランジスタＱ
ＮＩ〜ＬＮ３の合成オン抵抗とで抵抗分割した値となる
。また、入力端子１に入る入力信号がＨレベルの時は、
ゲート制御端子４゜５．６の制御信号がいかなるレベル
であっても出力端子２の出力レベルは常に最低電位ＶＳ
Ｓを示す。すなわち、トランジスタＱＮＩ〜ＱＮ３をオ
ン・オフ制御することによって出力レベルが制御される
。本実施例では出力レベル制御回路７内には３個のトラ
ンジスタしか示されていないがこれは単なる例示であっ
て必要に応じて幾つでも追加することができる。このＮ
チャネル・トランジスタの配列個数を増すことで出力の
高レベル電位を多段階に変化させることが可能になる。
すなわち、ゲート制御端子３，４，５．６と新たに追加
しなゲ・−ト制御端子の制御信号レベルをＬまたはＨに
自由に組合わせることにより合成オン抵抗を任意の値に
設定することができるのでトランジスタＱｐのオン抵抗
との抵抗分割によりＯ■〜■ＤＤまでの範囲にわたり自
由に所望の出力レベルを設定することが可能となる。
しなゲ・−ト制御端子の制御信号レベルをＬまたはＨに
自由に組合わせることにより合成オン抵抗を任意の値に
設定することができるのでトランジスタＱｐのオン抵抗
との抵抗分割によりＯ■〜■ＤＤまでの範囲にわたり自
由に所望の出力レベルを設定することが可能となる。
以上詳細に説明したように、本発明によれば、単一電源
より所望の出力端子レベルを設定することができ、低電
圧ＩＣ等のインターフェース出力回路として使用するこ
とが可能であるので、出力レベル違いの制限を受けるこ
となくシステム設計等に用いることができる。したがっ
て低消費、低電圧化という半導体集積回路の市場の要求
に対して、５Ｖ単一電源の通常品に搭載することにより
容易にレベルの異なる２つの系のインターフェースが可
能となる。
より所望の出力端子レベルを設定することができ、低電
圧ＩＣ等のインターフェース出力回路として使用するこ
とが可能であるので、出力レベル違いの制限を受けるこ
となくシステム設計等に用いることができる。したがっ
て低消費、低電圧化という半導体集積回路の市場の要求
に対して、５Ｖ単一電源の通常品に搭載することにより
容易にレベルの異なる２つの系のインターフェースが可
能となる。
１・・・入力端子、２・・・出力端子、３・・・インバ
ータ、４，５．６・・・ゲート制御端子、７・・・出力
制御回路、Ｑｐ・・・ＰチャネルＭｏＳトランジスタ、
ＱＮ ＋ ＱＮＩ、 ＱＮ２１ ＱＮ３・・・Ｎチャネ
ルＭＯＳトランジスタ、Ｖ［）ｒ）・・・最高電位、Ｖ
５ｇ・・・最低電位。
ータ、４，５．６・・・ゲート制御端子、７・・・出力
制御回路、Ｑｐ・・・ＰチャネルＭｏＳトランジスタ、
ＱＮ ＋ ＱＮＩ、 ＱＮ２１ ＱＮ３・・・Ｎチャネ
ルＭＯＳトランジスタ、Ｖ［）ｒ）・・・最高電位、Ｖ
５ｇ・・・最低電位。
代理人 弁理士 内 原 晋
第１図は本発明の一実施例を示す出力レベル回路の接続
回路図、第２Ｕ！１は従来の０ＭＯ３構成のインバータ
を用いた出力バッファ回路の接続回路図である。
回路図、第２Ｕ！１は従来の０ＭＯ３構成のインバータ
を用いた出力バッファ回路の接続回路図である。
Claims (1)
- ソース端子を最高電位Ｖ＿Ｄ＿Ｄに接続するＰチャネル
ＭＯＳトランジスタとソース端子を最低電位Ｖ＿Ｓ＿Ｓ
に接続するＮチャネルＭＯＳトランジスタとの共通接続
ゲート端子を入力端子とし、共通接続ドレイン端子を出
力端子とするインバータと、前記インバータの出力端子
と最低電位との間にソース、ドレインを接続して挿入さ
れる少くとも一つのＮチャネルＭＯＳトランジスタから
なる出力レベル制御回路と、前記出力端子と最低電位と
の間にトランジスタのオン抵抗を挿入または離脱せしめ
る前記出力レベル制御回路のＮチャネルＭＯＳトランジ
スタに対するゲート制御手段とを備えることを特徴とす
る出力レベル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156510A JPH025616A (ja) | 1988-06-23 | 1988-06-23 | 出力レベル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156510A JPH025616A (ja) | 1988-06-23 | 1988-06-23 | 出力レベル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025616A true JPH025616A (ja) | 1990-01-10 |
Family
ID=15629348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156510A Pending JPH025616A (ja) | 1988-06-23 | 1988-06-23 | 出力レベル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025616A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280118A (ja) * | 1991-03-07 | 1992-10-06 | Nec Corp | 半導体集積回路間の接続回路 |
| US5936455A (en) * | 1995-06-26 | 1999-08-10 | Mitsubishi Denki Kabushiki Kaisha | MOS integrated circuit with low power consumption |
-
1988
- 1988-06-23 JP JP63156510A patent/JPH025616A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280118A (ja) * | 1991-03-07 | 1992-10-06 | Nec Corp | 半導体集積回路間の接続回路 |
| US5936455A (en) * | 1995-06-26 | 1999-08-10 | Mitsubishi Denki Kabushiki Kaisha | MOS integrated circuit with low power consumption |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6127841A (en) | CMOS buffer having stable threshold voltage | |
| JP3204690B2 (ja) | マルチモード入力回路 | |
| JPH041440B2 (ja) | ||
| EP0847623B1 (en) | Output buffer incorporating shared intermediate nodes | |
| US5239211A (en) | Output buffer circuit | |
| JPH01117518A (ja) | 半導体装置の出力回路 | |
| JPH025616A (ja) | 出力レベル回路 | |
| EP0704972A2 (en) | Output circuit for gunning transceiver logic | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| US7737727B2 (en) | Bi-directional buffer for open-drain or open-collector bus | |
| JPH03132115A (ja) | 半導体集積回路 | |
| US7652524B2 (en) | Voltage source for gate oxide protection | |
| US9698787B1 (en) | Integrated low voltage differential signaling (LVDS) and high-speed current steering logic (HCSL) circuit and method of use | |
| JPH09214324A (ja) | Ｃｍｏｓ論理回路 | |
| JPH0210763A (ja) | 半導体集積回路 | |
| US5004938A (en) | MOS analog NOR amplifier and current source therefor | |
| JPH0355912A (ja) | ヒステリシス回路 | |
| JPH0446014B2 (ja) | ||
| JPH04343519A (ja) | 入力回路 | |
| KR100741888B1 (ko) | 입출력 버퍼 회로 | |
| JPH02283123A (ja) | 半導体装置 | |
| KR20000074289A (ko) | 레벨 쉬프터 회로 | |
| JPS61274511A (ja) | Ｃｍｏｓ型半導体集積回路装置 | |
| JPS6182532A (ja) | インバ−タ回路 | |
| JPH02254816A (ja) | 貫通電流防止型出力回路 |