JPH02283123A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02283123A JPH02283123A JP1105041A JP10504189A JPH02283123A JP H02283123 A JPH02283123 A JP H02283123A JP 1105041 A JP1105041 A JP 1105041A JP 10504189 A JP10504189 A JP 10504189A JP H02283123 A JPH02283123 A JP H02283123A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- output
- channel transistor
- channel
- vdd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 210000000988 bone and bone Anatomy 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置のスイッチング回路の改良に関する
。
。
従来の半導体装置のスイッチング回路はＣＭＯ８回路の
場合、通常第３図の様な回路構成をとっていた。３１．
３２はそれぞれ入力端子、出力端子。３３はコントロー
ル端子であり３ｂはインバータ。３４はＰチャンネルト
ランジスタ、３５はＮチャンネルトランジスタ。３７は
インバータである。３８はスイッチング回路の出力。
場合、通常第３図の様な回路構成をとっていた。３１．
３２はそれぞれ入力端子、出力端子。３３はコントロー
ル端子であり３ｂはインバータ。３４はＰチャンネルト
ランジスタ、３５はＮチャンネルトランジスタ。３７は
インバータである。３８はスイッチング回路の出力。
コントロール端子３３が低電位（以下略して■ＳＳ）で
あった場合、Ｎチャンネルトランジスタ３５はオフする
。またインバータ３６の出力も高電位（ＶＤＤ）となり
、Ｐチャンネルトランジスタ３４もオフし、スイッチン
グ回路の出力３８へは入力端子３１への入力信号は伝わ
らないことになる。
あった場合、Ｎチャンネルトランジスタ３５はオフする
。またインバータ３６の出力も高電位（ＶＤＤ）となり
、Ｐチャンネルトランジスタ３４もオフし、スイッチン
グ回路の出力３８へは入力端子３１への入力信号は伝わ
らないことになる。
またコントロール端子３３がＶＤＤとなった場合、Ｎチ
ャンネルトランジスタ３５がオンし、またインバータ３
６の出力もｖＳＳとなりＰチャンネルトランジスタ３４
がオンする。入力端子３１への入力信号はＰチャンネル
トランジスタ３４及びＮチャンネルトランジスタ３５と
もにオンしているため入力信号がＶＤＤでもＶＳＳでも
問題なくスイッチング回路の出力３８へ信号が伝わる事
がわかる。またその信号を受けたインバータはその信号
を受は出力端子３２へ出力していた。
ャンネルトランジスタ３５がオンし、またインバータ３
６の出力もｖＳＳとなりＰチャンネルトランジスタ３４
がオンする。入力端子３１への入力信号はＰチャンネル
トランジスタ３４及びＮチャンネルトランジスタ３５と
もにオンしているため入力信号がＶＤＤでもＶＳＳでも
問題なくスイッチング回路の出力３８へ信号が伝わる事
がわかる。またその信号を受けたインバータはその信号
を受は出力端子３２へ出力していた。
しかし前述の従来技術ではスイッチング回路を構成する
ためＰチャンネルトランジスタおよびＮチャンネルトラ
ンジスタ、さらにコントロール信号を反転するインバー
タが必要であった。現在の半導体素子は高集積化の道を
たどり、半導体チップの大きさを極力小さくするよう努
力がされ、かなり小さなものになってきている。これと
同時に半導体チップを小さくするためには構成回路自身
の素子数も少なくする必要がある。スイッチング回路の
みで４つのトランジスタを用いるのはこの回路だけでか
なりの面積をとり、特にスイッチング回路を多用する回
路においては無視できないものとなる。これが半導体チ
ップサイズの増大を招き、コストアップにつながってい
た。
ためＰチャンネルトランジスタおよびＮチャンネルトラ
ンジスタ、さらにコントロール信号を反転するインバー
タが必要であった。現在の半導体素子は高集積化の道を
たどり、半導体チップの大きさを極力小さくするよう努
力がされ、かなり小さなものになってきている。これと
同時に半導体チップを小さくするためには構成回路自身
の素子数も少なくする必要がある。スイッチング回路の
みで４つのトランジスタを用いるのはこの回路だけでか
なりの面積をとり、特にスイッチング回路を多用する回
路においては無視できないものとなる。これが半導体チ
ップサイズの増大を招き、コストアップにつながってい
た。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところはスイッチング回路を極力小さな回
路で構成し、半導体チップサイズを小さくし、チップを
安く供給できるようにする事である。
の目的とするところはスイッチング回路を極力小さな回
路で構成し、半導体チップサイズを小さくし、チップを
安く供給できるようにする事である。
（１）ａ）スイッチング素子としてトランジスタを用い
るとＣＭＯＳ半導体回路において、ｂ）スイッチング素
子の構成がＮチャンネルトランジスタまたはＰチャンネ
ルトランジスタのどちらかひとつで構成され、 Ｃ）上記スイッチング素子の出力がＰチャンネルトラン
ジスタ及びＮチャンネルトランジスタより構成されるＣ
ＭＯＳインバータの入力として用いられ、 ｄ）上記ＣＭＯＳインバータは、スイッチング素子がＮ
チャンネルトランジスタならばＰチャンネルが、スイッ
チング素子がＰチャンネルならばＮチャンネルがそれぞ
れ、しきい値電圧の絶対値がスイッチング素子のそれよ
りも大きいことを特徴とする半導体装置。
るとＣＭＯＳ半導体回路において、ｂ）スイッチング素
子の構成がＮチャンネルトランジスタまたはＰチャンネ
ルトランジスタのどちらかひとつで構成され、 Ｃ）上記スイッチング素子の出力がＰチャンネルトラン
ジスタ及びＮチャンネルトランジスタより構成されるＣ
ＭＯＳインバータの入力として用いられ、 ｄ）上記ＣＭＯＳインバータは、スイッチング素子がＮ
チャンネルトランジスタならばＰチャンネルが、スイッ
チング素子がＰチャンネルならばＮチャンネルがそれぞ
れ、しきい値電圧の絶対値がスイッチング素子のそれよ
りも大きいことを特徴とする半導体装置。
本発明の上記の構成によれば、スイッチング素子がＮチ
ャンネルで構成された場合には、入力信号がＶＤＤの場
合、スイッチング素子の出力にはＶＤＤが十分出力され
ず、Ｎチャンネルトランジスタのしきい値電圧骨ＶＤＤ
より足りないが、その出力を受けるインバータのＰチャ
ンネルトランジスタのしきい値電圧が大きなため入力が
ＶＤＤまで十分ふれなくてもオフし、インバータの出力
は正常に出力される。同様の事がスイッチング素子がＰ
チャンネルの場合にも言えるのである。
ャンネルで構成された場合には、入力信号がＶＤＤの場
合、スイッチング素子の出力にはＶＤＤが十分出力され
ず、Ｎチャンネルトランジスタのしきい値電圧骨ＶＤＤ
より足りないが、その出力を受けるインバータのＰチャ
ンネルトランジスタのしきい値電圧が大きなため入力が
ＶＤＤまで十分ふれなくてもオフし、インバータの出力
は正常に出力される。同様の事がスイッチング素子がＰ
チャンネルの場合にも言えるのである。
以下、本発明について実施例に基づいて詳細に説明する
。
。
第１図は、本発明の半導体装置の回路図である。
１１は入力端子。１２はコントロール端子。１３は出力
端子である。１４はＮチャンネルトランジスタで、１５
はＮチャンネルトランジスタ１５の出力である。１６は
しきい値電圧の絶対値がスイッチング素子として用いて
いるＮチャンネルトランジスタコ４のしきい値電圧の絶
対値の大きなＰチャンネルトランジスタ。１７はＰチャ
ンネルトランジスタ１６と同様にＮチャンネルトランジ
スタ１４の出力１５を入力とするＮチャンネルトランジ
スタである。１８はＶＤＤ？ＩＥ極、１つはＶｓＳ電極
である。
端子である。１４はＮチャンネルトランジスタで、１５
はＮチャンネルトランジスタ１５の出力である。１６は
しきい値電圧の絶対値がスイッチング素子として用いて
いるＮチャンネルトランジスタコ４のしきい値電圧の絶
対値の大きなＰチャンネルトランジスタ。１７はＰチャ
ンネルトランジスタ１６と同様にＮチャンネルトランジ
スタ１４の出力１５を入力とするＮチャンネルトランジ
スタである。１８はＶＤＤ？ＩＥ極、１つはＶｓＳ電極
である。
入力端子１１より入力された信号はコントロール端子１
２がＶＳＳであるならば入力信号がＶＤＤからｖＳＳの
間の電圧をとる限りＮチャンネルトランジスタ１４はオ
フし、その出力１５はＶＤＤからＶＳＳの電圧をとる限
り定まらず不定であある。この時出力１５は通常バス構
造をとっており、他から出力される信号の電圧となる。
２がＶＳＳであるならば入力信号がＶＤＤからｖＳＳの
間の電圧をとる限りＮチャンネルトランジスタ１４はオ
フし、その出力１５はＶＤＤからＶＳＳの電圧をとる限
り定まらず不定であある。この時出力１５は通常バス構
造をとっており、他から出力される信号の電圧となる。
すなわち入力端子１１の入力信号が出力端子１３へは伝
わらないことになる。
わらないことになる。
次にコントロール端子１２がＶＤＤである時を考える。
入力端子１１がｖＳＳであった場合、Ｎチャンネルトラ
ンジスタはオフし、出力１５はＶＳＳとなる。このため
Ｐチャンネルトランジスタ１６とＮチャンネルトランジ
スタ１７より構成されるインバーターは入力がＶＳＳで
あるため出力端子１３へはＶＤＤが出力される。すなわ
ち入力端子１１の信号が出力端子１３へ伝達された事を
示す。今度はコントロール端子１２がＶＤＤそのままで
入力端子１１がＶＤＤであった場合を考える。この時Ｎ
チャンネルトランジスタ１４は出力１５が定電圧の場合
にはオンするが、コントロール端子１２と出力１５との
電圧差がＮチャンネルトランジスタのしきい値電圧の絶
対値と等しくなるまでであり、出力１５はそれ以上高電
位まで上がらない。この出力１５を入力とするＰチャン
ネルトランジスタ１６とＮチャンネルトランジスタ１７
から成るインバータは、Ｐチャンネルトランジスタ１６
のしきい値電圧の絶対値がＮチャンネルトランジスタの
しきい値電圧の絶対値よりも大きいため、Ｐチャンネル
トランジスタ１６はオフし、出力端子１３はＶＳＳが出
力される。
ンジスタはオフし、出力１５はＶＳＳとなる。このため
Ｐチャンネルトランジスタ１６とＮチャンネルトランジ
スタ１７より構成されるインバーターは入力がＶＳＳで
あるため出力端子１３へはＶＤＤが出力される。すなわ
ち入力端子１１の信号が出力端子１３へ伝達された事を
示す。今度はコントロール端子１２がＶＤＤそのままで
入力端子１１がＶＤＤであった場合を考える。この時Ｎ
チャンネルトランジスタ１４は出力１５が定電圧の場合
にはオンするが、コントロール端子１２と出力１５との
電圧差がＮチャンネルトランジスタのしきい値電圧の絶
対値と等しくなるまでであり、出力１５はそれ以上高電
位まで上がらない。この出力１５を入力とするＰチャン
ネルトランジスタ１６とＮチャンネルトランジスタ１７
から成るインバータは、Ｐチャンネルトランジスタ１６
のしきい値電圧の絶対値がＮチャンネルトランジスタの
しきい値電圧の絶対値よりも大きいため、Ｐチャンネル
トランジスタ１６はオフし、出力端子１３はＶＳＳが出
力される。
第２図は、本発明の半導体装置のもうひとつの回路図で
ある。２１は入力端子、２２はコントロール端子、２３
は出力端子である。２４はＰチャンネルトランジスタで
２５はその出力である。２７はしきい値電圧の絶対値が
スイッチング素子として用いているＰチャンネルトラン
ジスタ２４のしきい値電圧の絶対値より大きなＮチャン
ネルトランジスタ。２７はＮチャンネルトランジスタ２
７と同様に出力２５を入力にもつＰチャンネルトランジ
スタ。２８はＶＤＤ電極、２９はＶＳＳ電極である。
ある。２１は入力端子、２２はコントロール端子、２３
は出力端子である。２４はＰチャンネルトランジスタで
２５はその出力である。２７はしきい値電圧の絶対値が
スイッチング素子として用いているＰチャンネルトラン
ジスタ２４のしきい値電圧の絶対値より大きなＮチャン
ネルトランジスタ。２７はＮチャンネルトランジスタ２
７と同様に出力２５を入力にもつＰチャンネルトランジ
スタ。２８はＶＤＤ電極、２９はＶＳＳ電極である。
第１図と同様にコントロール端子２２がＶＤＤであった
場合はオフする。コントロール端子２２がＶＳＳであり
、入力端子がＶＤＤである時もまた出力２５もＶＤＤと
なり、ｖＳＳが出力端子２３へ出力される。入力端子２
１がｖＳＳであった時には出力２５は十分ＶＳＳまでふ
れないが、Ｎチャンネルトランジスタ２７のしきい値電
圧の絶対値が大きいため、出力端子２３にはＶＤＤが問
題なく出力される。
場合はオフする。コントロール端子２２がＶＳＳであり
、入力端子がＶＤＤである時もまた出力２５もＶＤＤと
なり、ｖＳＳが出力端子２３へ出力される。入力端子２
１がｖＳＳであった時には出力２５は十分ＶＳＳまでふ
れないが、Ｎチャンネルトランジスタ２７のしきい値電
圧の絶対値が大きいため、出力端子２３にはＶＤＤが問
題なく出力される。
このようにスイッチング素子が片チャンネルであるため
にインバータにショート電流が多く流れたり、あるいは
インバータの出力が十分ＶＤＤまたはｖＳＳまでふれな
い事も生じずに構成素子数を減らせるのである。
にインバータにショート電流が多く流れたり、あるいは
インバータの出力が十分ＶＤＤまたはｖＳＳまでふれな
い事も生じずに構成素子数を減らせるのである。
以上述べたように、本発明の半導体装置によれば今まで
よりも各段に少ない素子でスイッチング回路が構成する
事ができ、またそれによってショート電流が増すとか、
または信号レベルが十分ふれないとかいった問題も生じ
ない。このため半導体チップサイズもこの分小さくする
事が可能であり、価格も小さくすることができる。
よりも各段に少ない素子でスイッチング回路が構成する
事ができ、またそれによってショート電流が増すとか、
または信号レベルが十分ふれないとかいった問題も生じ
ない。このため半導体チップサイズもこの分小さくする
事が可能であり、価格も小さくすることができる。
第１図は本発明の半導体装置の回路図。
第２図は本発明の半導体装置のもうひとつの回路図。
第３図は従来の半導体装置の回路図。
２１ ・
２２ ・
２３ ・
２６ ・
１７ ・
１１．
１２．
１３．
２４．
１４、
２７ ・ ・ ・ ・
・・入力端子
・修コントロール端子
・・出力端子
・・Ｐチャンネルトランジスタ
・・Ｎチャンネルトランジスタ
・・しきい値電圧の絶対値の大き
なＰチャンネルトランジスタ
・・しきい値電圧の絶対値の大き
なＮチャンネルトランジスタ
以上
出願人 セイコーエプソン株式会社
Claims (1)
- （１）ａ）スイッチング素子としてトランジスタを用い
るＣＭＯＳ半導体回路において、 ｂ）スイッチング素子の構成がＮチャンネルトランジス
タまたはＰチャンネルトランジスタのどちらかひとつで
構成され、 ｃ）上記スイッチング素子の出力がＰチャンネルトラン
ジスタ及びＮチャンネルトランジスタより構成されるＣ
ＭＯＳインバータの入力として用いられ、 ｄ）上記ＣＭＯＳインバータは、スイッチング素子がＮ
チャンネルトランジスタならばＰチャンネルが、スイッ
チング素子がＰチャンネルならばＮチャンネルがそれぞ
れ、しきい値電圧の絶対値がスイッチング素子のそれよ
りも大きいことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105041A JPH02283123A (ja) | 1989-04-25 | 1989-04-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105041A JPH02283123A (ja) | 1989-04-25 | 1989-04-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02283123A true JPH02283123A (ja) | 1990-11-20 |
Family
ID=14396922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1105041A Pending JPH02283123A (ja) | 1989-04-25 | 1989-04-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02283123A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629826A (ja) * | 1992-03-18 | 1994-02-04 | Toshiba Corp | レベル変換回路 |
| JPH10294663A (ja) * | 1997-04-18 | 1998-11-04 | Sharp Corp | Ｍｏｓ論理回路及びこのｍｏｓ論理回路を備えた半導体装置 |
| US6331796B1 (en) * | 1998-01-29 | 2001-12-18 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having transistor logic and load circuits |
-
1989
- 1989-04-25 JP JP1105041A patent/JPH02283123A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629826A (ja) * | 1992-03-18 | 1994-02-04 | Toshiba Corp | レベル変換回路 |
| US5495185A (en) * | 1992-03-18 | 1996-02-27 | Kabushiki Kaisha Toshiba | CMOS level conversion circuit with input protection |
| JPH10294663A (ja) * | 1997-04-18 | 1998-11-04 | Sharp Corp | Ｍｏｓ論理回路及びこのｍｏｓ論理回路を備えた半導体装置 |
| US6320423B1 (en) | 1997-04-18 | 2001-11-20 | Sharp Kabushiki Kaisha | MOS logic circuit and semiconductor apparatus including the same |
| US6331796B1 (en) * | 1998-01-29 | 2001-12-18 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having transistor logic and load circuits |
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