JPH0461417A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0461417A JPH0461417A JP2172312A JP17231290A JPH0461417A JP H0461417 A JPH0461417 A JP H0461417A JP 2172312 A JP2172312 A JP 2172312A JP 17231290 A JP17231290 A JP 17231290A JP H0461417 A JPH0461417 A JP H0461417A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- output terminal
- field effect
- fets
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000005669 field effect Effects 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 3
- 210000004899 c-terminal region Anatomy 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は電界効果トランジスタ（以下、ＦＥＴと称す）
を用いた電子回路の信号を出力する半導体集積回路装置
に関する。
を用いた電子回路の信号を出力する半導体集積回路装置
に関する。
［従来の技術］
近年集積回路技術の向上によって多品種のＬＳＩが開発
されており、その中でもＣＭＯ３（相補型金属酸化物半
導体）・ＦＥＴによるアナログ／ディジタルＬＳＩの開
発は最も盛んなものの一つである。
されており、その中でもＣＭＯ３（相補型金属酸化物半
導体）・ＦＥＴによるアナログ／ディジタルＬＳＩの開
発は最も盛んなものの一つである。
電子回路では、出力信号を“′０″またはｉｔ Ｉ Ｆ
＋に変化させて、出力回路の機能の確認を行う機能を備
える場合が多い。また、電子回路によっては、ある条件
によって信号をそのまま出力するのではなく、Ｚｔ Ｏ
ＩＩまたは１′′に固定する必要が生じることがある。
＋に変化させて、出力回路の機能の確認を行う機能を備
える場合が多い。また、電子回路によっては、ある条件
によって信号をそのまま出力するのではなく、Ｚｔ Ｏ
ＩＩまたは１′′に固定する必要が生じることがある。
例えはリセット回路などはよい例である。このような場
合に従来用いられていた回路の一例を第３図に示す。
合に従来用いられていた回路の一例を第３図に示す。
第３図において、３１．３２はＮＯＲゲート、Ａは出力
をＩｔ ０１１に固定する制御信号Ｂは出力を１１１１
）に固定する制御信号である。この回路では下表に示す
ようにＡ、 Ｂがともに“′０″の時、入力信号■０
はそのまま出力されるが、Ａが“１”になると入力にか
かわらず出力はｔｒ ０４１となり、Ｂが１′”になる
と入力にかかわらず出力は（１１１１となる。
をＩｔ ０１１に固定する制御信号Ｂは出力を１１１１
）に固定する制御信号である。この回路では下表に示す
ようにＡ、 Ｂがともに“′０″の時、入力信号■０
はそのまま出力されるが、Ａが“１”になると入力にか
かわらず出力はｔｒ ０４１となり、Ｂが１′”になる
と入力にかかわらず出力は（１１１１となる。
のビット数が増加して、例えば１６ビツトの信号に対し
てこの回路を用いると計１２８個のＦＥＴを必要とし、
ビット数の増加にともなって大幅に回路規模が大きくな
るという問題点があった。
てこの回路を用いると計１２８個のＦＥＴを必要とし、
ビット数の増加にともなって大幅に回路規模が大きくな
るという問題点があった。
本発明は前記従来の問題点を解決するもので、簡易な構
成で従来の回路と同等の機能を有する半導体集積回路装
置を提供することを目的とする。
成で従来の回路と同等の機能を有する半導体集積回路装
置を提供することを目的とする。
尚、真理値表において、Ａ、 Ｂがともに１′１″の
場合は論理的に矛盾するので省いである。
場合は論理的に矛盾するので省いである。
ｆ発明が解決しようとする課題］
しかしながら、第３図に示す構成ではＮＯＲゲートが２
個必要であり、ＣＭＯＳ Ｆ Ｅ Ｔによる回路ではＮ
ＯＲゲート】個当りＰチャンネルＦＥＴが２個、Ｎチャ
ンネルＦＥＴが２個必要であるから、計８個のＦＥＴを
必要とする。ここで、信号［課題を解決するための手段
］ 本発明の半導体集積回路装置は、入力端子と出力端子と
の間に設けた第１電界効果トランジスタと、高電位側電
源と前記出力端子との間に設けた−の導電型の第２電界
効果トランジスタと、低電位側電源と前記出力端子との
間に設けた他の導電型゛の第３電界効果トランジスタと
、制御信号に基づいて前記第１から第３の電界効果トラ
ンジスタの内の何れか１つのみを導通させる制御回路と
を備えたことを特徴とする。
個必要であり、ＣＭＯＳ Ｆ Ｅ Ｔによる回路ではＮ
ＯＲゲート】個当りＰチャンネルＦＥＴが２個、Ｎチャ
ンネルＦＥＴが２個必要であるから、計８個のＦＥＴを
必要とする。ここで、信号［課題を解決するための手段
］ 本発明の半導体集積回路装置は、入力端子と出力端子と
の間に設けた第１電界効果トランジスタと、高電位側電
源と前記出力端子との間に設けた−の導電型の第２電界
効果トランジスタと、低電位側電源と前記出力端子との
間に設けた他の導電型゛の第３電界効果トランジスタと
、制御信号に基づいて前記第１から第３の電界効果トラ
ンジスタの内の何れか１つのみを導通させる制御回路と
を備えたことを特徴とする。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第１図及び第２図は本発明による半導体集積回路装置の
一実施例を示すものである。第１図において１１はＰチ
ャンネルＦＥＴであり、高電位側電源と出力端子との間
に設けられている。１２゜１３はＮチャンネルＦＥＴで
あり、ＦＥＴ１２は低電位側電源と出力端子との間に設
けられ、ＦＥＴ１３は入力端子と出力端子との間に設け
られている。ａはＰチャンネルＦＥＴのゲート信号、ｂ
はＮチャンネルＦＥＴのゲート信号、ＣはＮチャンネル
ＦＥＴのゲート信号であり、これらゲート信号は第２図
に示す制御回路から制御信号Ａ、 Ｂに基づいて出力
されそれぞれのＦＥＴのゲートに入力される。第２図に
おいて、２１はインバータ、２２はＮＯＲゲート、２３
はＡＮＤゲートである。
一実施例を示すものである。第１図において１１はＰチ
ャンネルＦＥＴであり、高電位側電源と出力端子との間
に設けられている。１２゜１３はＮチャンネルＦＥＴで
あり、ＦＥＴ１２は低電位側電源と出力端子との間に設
けられ、ＦＥＴ１３は入力端子と出力端子との間に設け
られている。ａはＰチャンネルＦＥＴのゲート信号、ｂ
はＮチャンネルＦＥＴのゲート信号、ＣはＮチャンネル
ＦＥＴのゲート信号であり、これらゲート信号は第２図
に示す制御回路から制御信号Ａ、 Ｂに基づいて出力
されそれぞれのＦＥＴのゲートに入力される。第２図に
おいて、２１はインバータ、２２はＮＯＲゲート、２３
はＡＮＤゲートである。
以上のように構成された本実施例の出力回路について以
下その動作を説明する。
下その動作を説明する。
尚、制御信号Ａ、 Ｂに基づく真理値表を下表に示す
。
。
まず、制御信号Ａが０“Ｂが“１″の時は制御回路から
ゲート信号ａが１“ ｂが′０″Ｃが“１″で出力され
、これによりＰチャンネルＦＥＴＩＩ、ＮチャンネルＦ
ＥＴ１２が共にオフの状態、ＮチャンネルＦＥＴｌ３が
オンの状態となるため、入力信号■０はＮチャンネルＦ
ＥＴ Ｉ ３を通過してそのまま出力される。
ゲート信号ａが１“ ｂが′０″Ｃが“１″で出力され
、これによりＰチャンネルＦＥＴＩＩ、ＮチャンネルＦ
ＥＴ１２が共にオフの状態、ＮチャンネルＦＥＴｌ３が
オンの状態となるため、入力信号■０はＮチャンネルＦ
ＥＴ Ｉ ３を通過してそのまま出力される。
次に、制御信号Ａが’１”Ｂが“０″またはＡとＢが共
に′１゛°の時は制御回路からゲート信号ａ、ｂ、ｃが
全て“′０′”で出力され、これによりＮチャンネルＦ
ＥＴ１２．１３が共にオフの状態、ＰチャンネルＦＥＴ
ＩＩがオンの状態となるため、入力信号はＮチャンネル
ＦＥＴ１３て遮られ、出力にはＰチャンネルＦＥＴＩＩ
を通して１′”が出力される。
に′１゛°の時は制御回路からゲート信号ａ、ｂ、ｃが
全て“′０′”で出力され、これによりＮチャンネルＦ
ＥＴ１２．１３が共にオフの状態、ＰチャンネルＦＥＴ
ＩＩがオンの状態となるため、入力信号はＮチャンネル
ＦＥＴ１３て遮られ、出力にはＰチャンネルＦＥＴＩＩ
を通して１′”が出力される。
次に、制御信号ＡとＢが共に（ｌ ＯＩＩの時は制御回
路からゲート信号ａ、 ｂが“１” Ｃが“′０”で
出力され、これによりＰチャンネルＦＥＴＩＩ、Ｎチャ
ンネルＦＥＴ１３が共にオフの状態、ＮチャンネルＦＥ
Ｔ１２がオンの状態となるため、入力信号はＮチャンネ
ルＦＥＴ１３で遮られ、出力にはＮチャンネルＦＥＴ１
２を通して“０”が出力される。
路からゲート信号ａ、 ｂが“１” Ｃが“′０”で
出力され、これによりＰチャンネルＦＥＴＩＩ、Ｎチャ
ンネルＦＥＴ１３が共にオフの状態、ＮチャンネルＦＥ
Ｔ１２がオンの状態となるため、入力信号はＮチャンネ
ルＦＥＴ１３で遮られ、出力にはＮチャンネルＦＥＴ１
２を通して“０”が出力される。
上記の実施例において、第２図に示した制御回路をＣＭ
Ｏ５ＦＥＴによって構成するとインバータは２個ＦＥＴ
を必要とするから計１０個のＦＥＴてよい。
Ｏ５ＦＥＴによって構成するとインバータは２個ＦＥＴ
を必要とするから計１０個のＦＥＴてよい。
例えば１６ビツトの信号に対して本実施例の回路構成を
用いると第１図に示す回路が１６個に対して第２図に示
す回路は１個必要であるため、計５８個のＦＥＴを必要
とするか、従来の第３図に示す構成のものに比へ約４５
％（５８／１２８）のＦＥＴの使用で済み、少ないＦＥ
Ｔで同等の機能が実現できるものである。すなわち、ビ
ット数が増えてもＦＥＴの増加分は少なく（１ビット当
り３個）で済み、回路規模の大幅な増大はない。
用いると第１図に示す回路が１６個に対して第２図に示
す回路は１個必要であるため、計５８個のＦＥＴを必要
とするか、従来の第３図に示す構成のものに比へ約４５
％（５８／１２８）のＦＥＴの使用で済み、少ないＦＥ
Ｔで同等の機能が実現できるものである。すなわち、ビ
ット数が増えてもＦＥＴの増加分は少なく（１ビット当
り３個）で済み、回路規模の大幅な増大はない。
尚、上記実施例では、ＮチャンネルＦＥＴ １３を用い
ていたが、これをＰチャンネルＦＥＴに取り換えること
は可能であり、第２図の制御回路のＣ端子にインバータ
を通過させてこのＰチャンネルＦＥＴのゲートに接続す
ることで可能である。
ていたが、これをＰチャンネルＦＥＴに取り換えること
は可能であり、第２図の制御回路のＣ端子にインバータ
を通過させてこのＰチャンネルＦＥＴのゲートに接続す
ることで可能である。
［発明の効果コ
以上述べたように本発明は、入力端子と出力端子との間
に設けた第１電界効果トランジスタと、高電位側電源と
前記出力端子との間に設けた一の導電型の第２電界効果
トランジスタと、低電位側電源と前記出力端子との間に
設けた他の導電型の第３電界効果トランジスタと、制御
信号に基づいて前記第１から第３の電界効果トランジス
タの内の何れか１つのみを導通させる制御回路とを備え
たことにより、出力信号を自在に変化させることがてき
、これにより、出力回路の機能を速やかに確認すること
ができるという機能を、ビット数の増加によっても回路
規模を大幅に増大させることなく実現することができる
。
に設けた第１電界効果トランジスタと、高電位側電源と
前記出力端子との間に設けた一の導電型の第２電界効果
トランジスタと、低電位側電源と前記出力端子との間に
設けた他の導電型の第３電界効果トランジスタと、制御
信号に基づいて前記第１から第３の電界効果トランジス
タの内の何れか１つのみを導通させる制御回路とを備え
たことにより、出力信号を自在に変化させることがてき
、これにより、出力回路の機能を速やかに確認すること
ができるという機能を、ビット数の増加によっても回路
規模を大幅に増大させることなく実現することができる
。
第１図は本発明の一実施例に係る半導体集積回路装置を
示す回路図、第２図はその制御回路を示す回路図、第３
図は従来の半導体集積回路装置を示す回路図である。 １１・・・・・・・・・ＰチャンネルＦＥＴ、１２．１
３・・・・・・ＮチャンネルＦＥＴ、２１・・・・・・
・・・インバータ、 ２２ ・ ・ ・ ・ ・ ・ ・ ・ ・ ＮＯＲゲ
ート、２３ ・ ・ ・ ・ ・ ・ ・ ・ ・ＡＮ
Ｄゲート、３１、 ３２ ・ ・ ・ ・ ・ ・
ＮＯＲゲート。 特許出願人 日本電気株式会社 第２図 第３図
示す回路図、第２図はその制御回路を示す回路図、第３
図は従来の半導体集積回路装置を示す回路図である。 １１・・・・・・・・・ＰチャンネルＦＥＴ、１２．１
３・・・・・・ＮチャンネルＦＥＴ、２１・・・・・・
・・・インバータ、 ２２ ・ ・ ・ ・ ・ ・ ・ ・ ・ ＮＯＲゲ
ート、２３ ・ ・ ・ ・ ・ ・ ・ ・ ・ＡＮ
Ｄゲート、３１、 ３２ ・ ・ ・ ・ ・ ・
ＮＯＲゲート。 特許出願人 日本電気株式会社 第２図 第３図
Claims (1)
- 入力端子と出力端子との間に設けた第１電界効果トラン
ジスタと、高電位側電源と前記出力端子との間に設けた
一の導電型の第２電界効果トランジスタと、低電位側電
源と前記出力端子との間に設けた他の導電型の第３電界
効果トランジスタと、制御信号に基づいて前記第１から
第３の電界効果トランジスタの内の何れか１つのみを導
通させる制御回路とを備えたことを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172312A JPH0461417A (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172312A JPH0461417A (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461417A true JPH0461417A (ja) | 1992-02-27 |
Family
ID=15939583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2172312A Pending JPH0461417A (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461417A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6179628B1 (en) | 1997-12-25 | 2001-01-30 | Furukawa Electric Co., Ltd. | Electric connection box |
| US6430054B1 (en) | 1998-09-10 | 2002-08-06 | Yazaki Corporation | Electrical junction box |
| US7619896B2 (en) | 2004-07-27 | 2009-11-17 | Autonetworks Technologies, Ltd. | Electrical junction box |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468018A (en) * | 1987-09-08 | 1989-03-14 | Matsushita Electric Ind Co Ltd | Output circuit |
-
1990
- 1990-06-28 JP JP2172312A patent/JPH0461417A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468018A (en) * | 1987-09-08 | 1989-03-14 | Matsushita Electric Ind Co Ltd | Output circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6179628B1 (en) | 1997-12-25 | 2001-01-30 | Furukawa Electric Co., Ltd. | Electric connection box |
| US6430054B1 (en) | 1998-09-10 | 2002-08-06 | Yazaki Corporation | Electrical junction box |
| US6600658B2 (en) | 1998-09-10 | 2003-07-29 | Yazaki Corporation | Electrical junction box |
| US7619896B2 (en) | 2004-07-27 | 2009-11-17 | Autonetworks Technologies, Ltd. | Electrical junction box |
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