JPH0446416A - ２つの入力と１つの出力を備えた論理回路 - Google Patents
２つの入力と１つの出力を備えた論理回路Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、半導体素子用論理回路に関し、より具体的に
は半導体素子の集積度を高めることができる、２つの入
力と１つの出力を備えた論理回路に関する。
は半導体素子の集積度を高めることができる、２つの入
力と１つの出力を備えた論理回路に関する。
〈従来の技術と解決しようとする課題〉従来のＮＡＮＤ
回路及びＮＯＲ回路の一例を各々第３Ａ図及び第３Ｂ図
に示す。
回路及びＮＯＲ回路の一例を各々第３Ａ図及び第３Ｂ図
に示す。
一数的乙こ、プレデコーダ（ｐｒｅｄｅｃｏｄｅｒ）、
デコーダなどに対してＮＡＮＤ論理回路ならびにＮＯＲ
論理回路が広く用いられている。しかし半導体素子製造
技術に対して益々高い回路集積度が要求されるようにな
り、プレデコーダならびにデコーダに割り当てるレイア
ウト エリヤ（ｌａｙｏｕｔ ａｒｅａ）を考慮するこ
とが望ましくなった。
デコーダなどに対してＮＡＮＤ論理回路ならびにＮＯＲ
論理回路が広く用いられている。しかし半導体素子製造
技術に対して益々高い回路集積度が要求されるようにな
り、プレデコーダならびにデコーダに割り当てるレイア
ウト エリヤ（ｌａｙｏｕｔ ａｒｅａ）を考慮するこ
とが望ましくなった。
第３Ａ図を参照すると、在来型ＮＡＮＤ回路の構成要素
として、第１、第２ＰチヤンネルＭＯＳトランジスタ３
．４が電源端子と第１ノード（ｎｏｄｅＨとの間に並列
に入っており、第１、第２ＮチャンネルＭＯ３）ランジ
スタ５．６が第１ノード１と接地との間に直列に入って
いる。
として、第１、第２ＰチヤンネルＭＯＳトランジスタ３
．４が電源端子と第１ノード（ｎｏｄｅＨとの間に並列
に入っており、第１、第２ＮチャンネルＭＯ３）ランジ
スタ５．６が第１ノード１と接地との間に直列に入って
いる。
第１ＰチヤンネルＭＯＳｌ−ランジスタ３と第１Ｎチャ
ンネルＭＯＳトランジスタ５のゲートは共に入力端子Ａ
に接続されており、第２ＰチヤンネルＭＯＳトランジス
タ４と第２ＮチャンネルＭＯＳトランジスタ６のゲート
は共に他の入力端子Ｂに接続されている。また、第１ノ
ード１は出力端子ＩＯに接続されている。この在来型論
理回路の正論理としての作動原理は次のとおりである。
ンネルＭＯＳトランジスタ５のゲートは共に入力端子Ａ
に接続されており、第２ＰチヤンネルＭＯＳトランジス
タ４と第２ＮチャンネルＭＯＳトランジスタ６のゲート
は共に他の入力端子Ｂに接続されている。また、第１ノ
ード１は出力端子ＩＯに接続されている。この在来型論
理回路の正論理としての作動原理は次のとおりである。
入力端子Ａ、Ｂに印加される少なくとも一方の論理状態
が論理Ｏ１即ち「ロウＪ （ｌｏｗ）状態であれば、第
１、第２ＰチヤンネルＭＯ３）ランジスタ３．４の少な
くとも一方が導通し、第１、第２ＮチャンネルＭＯ３）
ランジスタ５．６の少なくとも一方が導通せず、出力端
子１０が論理１、即ち「ハイ」状態になる。言い換えれ
ば、入力端子Ａ、Ｂに印加される両方の論理状態が「ハ
イＪ （ｈｉｇｈ）状態であれば、第１、第２Ｐチヤン
ネルＭＯＳトランジスタ３．４は導通せず、第１、第２
ＮチャンネルＭＯ３）ランジスタ５．６は導通し、出力
端子１０が「ロウ」状態になる。したがって第３Ａ図の
回路はＮＡＮＤ論理回路として機能する。
が論理Ｏ１即ち「ロウＪ （ｌｏｗ）状態であれば、第
１、第２ＰチヤンネルＭＯ３）ランジスタ３．４の少な
くとも一方が導通し、第１、第２ＮチャンネルＭＯ３）
ランジスタ５．６の少なくとも一方が導通せず、出力端
子１０が論理１、即ち「ハイ」状態になる。言い換えれ
ば、入力端子Ａ、Ｂに印加される両方の論理状態が「ハ
イＪ （ｈｉｇｈ）状態であれば、第１、第２Ｐチヤン
ネルＭＯＳトランジスタ３．４は導通せず、第１、第２
ＮチャンネルＭＯ３）ランジスタ５．６は導通し、出力
端子１０が「ロウ」状態になる。したがって第３Ａ図の
回路はＮＡＮＤ論理回路として機能する。
第３Ｂ図を参照すると、在来型ＮＯＲ回路の構成要素と
して、第１、第２ＰチヤンネルＭＯＳトランジスタ１６
．１７が電源端子と第１ノード１５との間に直列に入っ
ており、第１、第２ＮチャンネルＭＯ５）ランジスタ１
８．１９が第１ノード１５と接地との間に並列に入って
いる。
して、第１、第２ＰチヤンネルＭＯＳトランジスタ１６
．１７が電源端子と第１ノード１５との間に直列に入っ
ており、第１、第２ＮチャンネルＭＯ５）ランジスタ１
８．１９が第１ノード１５と接地との間に並列に入って
いる。
第１ＰチヤンネルＭＯ３）ランジスタ１６と第１Ｎチヤ
ンネルＭＯ３Ｉ−ランジスタ１８のゲートは共に入力端
子Ｃに接続されており、第２ＰチヤンネルＭＯＳトラン
ジスタ１７と第２ＮチャンネルＭＯ３）ランジスタ１９
のゲートは共に他の入力端子りに接続された。第１ノー
ド１５は出力端子２３に接続されている。このＮＯＲ回
路の正論理としての作動原理は次のとおりである。
ンネルＭＯ３Ｉ−ランジスタ１８のゲートは共に入力端
子Ｃに接続されており、第２ＰチヤンネルＭＯＳトラン
ジスタ１７と第２ＮチャンネルＭＯ３）ランジスタ１９
のゲートは共に他の入力端子りに接続された。第１ノー
ド１５は出力端子２３に接続されている。このＮＯＲ回
路の正論理としての作動原理は次のとおりである。
入力端子Ｃ，Ｄに印加される少なくとも一方の論理状態
が論理１、即ち「ハイ」状態であれば、第１、第２Ｐチ
ヤンネルＭＯＳトランジスタ１６．１７の少なくとも一
方が導通せず、第１、第２ＮチャンネルＭＯ３）ランジ
スタ１８．１９の少なくとも一方が導通し、出力端子２
３が論理０、即ち「ロウＪ状態になる。言い換えれば、
入力端子Ｃ，Ｄに印加される両方の論理状態が「ロウ」
状態であれば、第１、第２ＰチヤンネルＭＯ３）ランジ
スタ１６．１７は導通し、第１、第２ＮチヤンネルＭＯ
３Ｉ−ランジスタ１８．１９は導通せず、出力端子２３
が「ハイ」状態になる。したがって第３Ｂ図の回路はＮ
ＯＲ論理回路として機能する。
が論理１、即ち「ハイ」状態であれば、第１、第２Ｐチ
ヤンネルＭＯＳトランジスタ１６．１７の少なくとも一
方が導通せず、第１、第２ＮチャンネルＭＯ３）ランジ
スタ１８．１９の少なくとも一方が導通し、出力端子２
３が論理０、即ち「ロウＪ状態になる。言い換えれば、
入力端子Ｃ，Ｄに印加される両方の論理状態が「ロウ」
状態であれば、第１、第２ＰチヤンネルＭＯ３）ランジ
スタ１６．１７は導通し、第１、第２ＮチヤンネルＭＯ
３Ｉ−ランジスタ１８．１９は導通せず、出力端子２３
が「ハイ」状態になる。したがって第３Ｂ図の回路はＮ
ＯＲ論理回路として機能する。
第３Ａ、３Ｂ図を参照しつつ先述したごとく、ＮＡＮＤ
ゲート及びＮＯＲゲートとして機能する２つの入力と１
つの出力を備えている在来型の各論理回路は、２つのＰ
チャンネルＭＯ３）ランジスタと２つのＮチャンネルＭ
ＯＳトランジスタとで構成されているので、ＮＡＮＤ論
理回路及びＮＯＲ論理回路の設計のレイアウト エリア
を小さくするには限度がある。そのため在来型ＮＡＮＤ
回路及びＮＯＲ回路では半導体チップの集積度を高める
ことは非常に困難であった。
ゲート及びＮＯＲゲートとして機能する２つの入力と１
つの出力を備えている在来型の各論理回路は、２つのＰ
チャンネルＭＯ３）ランジスタと２つのＮチャンネルＭ
ＯＳトランジスタとで構成されているので、ＮＡＮＤ論
理回路及びＮＯＲ論理回路の設計のレイアウト エリア
を小さくするには限度がある。そのため在来型ＮＡＮＤ
回路及びＮＯＲ回路では半導体チップの集積度を高める
ことは非常に困難であった。
従って本発明の目的は、２つの入力と１つの出力を備え
ており、論理回路の設計に必要なレイアウト エリアを
著しく小さくすることができる論理回路を提供すること
である。
ており、論理回路の設計に必要なレイアウト エリアを
著しく小さくすることができる論理回路を提供すること
である。
〈課題を解決するための手段〉
上記の目的を達成するために本発明は、一方の入力端子
に接続されたゲートと、他方の入力端子または出力端子
に接続されたドレインと、出力端子または他方の入力端
子に接続されたソースとを備えている第１絶縁ゲート電
界効果トランジスタと、 上記出力端子に接続されたドレインと、上記一方の入力
端子に接続されたゲートと、電源または接地電圧に接続
されたソースとを備えている第２絶縁電界効果トランジ
スタとを備えた論理回路としたものである。
に接続されたゲートと、他方の入力端子または出力端子
に接続されたドレインと、出力端子または他方の入力端
子に接続されたソースとを備えている第１絶縁ゲート電
界効果トランジスタと、 上記出力端子に接続されたドレインと、上記一方の入力
端子に接続されたゲートと、電源または接地電圧に接続
されたソースとを備えている第２絶縁電界効果トランジ
スタとを備えた論理回路としたものである。
く実 施 例〉
以下、添付図を参照しつつ本発明の好適な実施例として
の論理回路について詳述する。
の論理回路について詳述する。
本発明の実施例に係る２つの入力と１つの出力を備えて
いるＮＡＮＤ回路及びＮＯＲ回路を各々第１Ａ、１８図
に示す。
いるＮＡＮＤ回路及びＮＯＲ回路を各々第１Ａ、１８図
に示す。
第１Ａ図は実施例としてのＮＡＮＤ論理回路を示してい
る。一方の入力端子Ａに接続されたゲートと、他方の入
力端子Ｂと出力端子３５との間に入っているドレインな
らびにソースを備えている「第１絶縁ゲート電界効果ト
ランジスタ」としてのＮチャンネルＭＯＳ）ランジスタ
３２と、一方の入力端子Ａに接続されたゲートと、電源
３１と出力端子３５との間に入っているドレインならび
にソースを備えている「第２絶縁ゲート電界効果トラン
ジスタ」としてのＰチャンネルＭＯ３）ランジスタ３３
とで構成されている。
る。一方の入力端子Ａに接続されたゲートと、他方の入
力端子Ｂと出力端子３５との間に入っているドレインな
らびにソースを備えている「第１絶縁ゲート電界効果ト
ランジスタ」としてのＮチャンネルＭＯＳ）ランジスタ
３２と、一方の入力端子Ａに接続されたゲートと、電源
３１と出力端子３５との間に入っているドレインならび
にソースを備えている「第２絶縁ゲート電界効果トラン
ジスタ」としてのＰチャンネルＭＯ３）ランジスタ３３
とで構成されている。
第１Ｂ図は他の実施例としてのＮＯＲ論理回路を示して
いる。一方の入力端子Ｃに接続されたゲートと、他方の
入力端子りと出力端子４０との間に入っているドレイン
ならびにソースを備えている「第１絶縁ゲート電界効果
トランジスタ」としてのＰチャンネルＭＯＳトランジス
タ３８」と、一方の入力端子Ｃに接続されたゲートと、
出力端子４０と接地との間に入っているドレインならび
にソースを備えている「第２絶縁ゲート電界効果トラン
ジスタ」としてのＮチャンネルＭＯＳ）ランジスタ３９
とで構成されている。
いる。一方の入力端子Ｃに接続されたゲートと、他方の
入力端子りと出力端子４０との間に入っているドレイン
ならびにソースを備えている「第１絶縁ゲート電界効果
トランジスタ」としてのＰチャンネルＭＯＳトランジス
タ３８」と、一方の入力端子Ｃに接続されたゲートと、
出力端子４０と接地との間に入っているドレインならび
にソースを備えている「第２絶縁ゲート電界効果トラン
ジスタ」としてのＮチャンネルＭＯＳ）ランジスタ３９
とで構成されている。
次に、第１Ａ、ＩＢ、２Ａ、２Ｂ図を参照しつつ各論理
回路の作動原理について詳述する。
回路の作動原理について詳述する。
先ず、真理値を表す第２Ａ図を参照しつつ第１Ａ図の論
理回路の正論理としての作動原理ついて説明する。
理回路の正論理としての作動原理ついて説明する。
一方の入力端子Ａに論理０が印加されると、Ｎチャンネ
ルＭＯＳ）ランジスタ３２は導通せず、ＰチャンネルＭ
Ｏ３）ランジスタ３３は導通し、逆転された他方の入力
端子Ｂの状態に関係なく出力が論理１になる。
ルＭＯＳ）ランジスタ３２は導通せず、ＰチャンネルＭ
Ｏ３）ランジスタ３３は導通し、逆転された他方の入力
端子Ｂの状態に関係なく出力が論理１になる。
これに対して一方の入力端子Ａに論理１が印加されると
、ＰチャンネルＭＯ３）ランジスタ３３は導通せず、Ｎ
チャンネルＭＯＳ）ランジスタ３２が導通する。このケ
ースでは、他方の入力端子Ｂが論理１になれば出力端子
３５が論理Ｏになり、他方の入力端子Ｂが論理Ｏになれ
ば出力端子３５が論理１になる。かくして第１Ａ図の回
路は、入力端子Ａ、Ｂに共に論理１が印加された時にの
み出力端子３５が論理０になるＮＡＮＤゲートとして機
能する。
、ＰチャンネルＭＯ３）ランジスタ３３は導通せず、Ｎ
チャンネルＭＯＳ）ランジスタ３２が導通する。このケ
ースでは、他方の入力端子Ｂが論理１になれば出力端子
３５が論理Ｏになり、他方の入力端子Ｂが論理Ｏになれ
ば出力端子３５が論理１になる。かくして第１Ａ図の回
路は、入力端子Ａ、Ｂに共に論理１が印加された時にの
み出力端子３５が論理０になるＮＡＮＤゲートとして機
能する。
今度は第２Ｂ図を参照しつつ第１Ｂ図の論理回路の正論
理としての作動原理ついて説明する。
理としての作動原理ついて説明する。
一方の入力端子Ｃに論理１が印加されると、Ｐチャンネ
ルＭＯ３）ランジスタ３８は導通せず、ＮチャンネルＭ
ＯＳ）ランジスタ３９は導通し、逆転された他方の入力
端子りの状態に関係なく出力が論理Ｏになる。
ルＭＯ３）ランジスタ３８は導通せず、ＮチャンネルＭ
ＯＳ）ランジスタ３９は導通し、逆転された他方の入力
端子りの状態に関係なく出力が論理Ｏになる。
これに対して一方の入力端子Ｃに論理０が印加されると
、ＮチャンネルＭＯＳ）ランジスタ３９は導通せず、Ｐ
チャンネルＭＯＳトランジスタ３８が導通する。このケ
ースでは、他方の逆転された入力端子りが論理状態１に
なればＰチャンネルＭＯ３Ｉ−ランジスタ３８が導通し
、出力端子４０が論理Ｏになり、他方の入力端子りが論
理０になればＰチャンネルＭＯ３）ランジスタ３８とＮ
チャンネルＭＯＳトランジスタ３９は共に導通せず、出
力端子４０が論理Ｉになる。かくして第１Ｂ図の回路は
、入力端子Ｃ，Ｄに共に論理Ｏが印加された時にのみ出
力端子４０が論理１になるＮＯＲゲートとして機能する
。
、ＮチャンネルＭＯＳ）ランジスタ３９は導通せず、Ｐ
チャンネルＭＯＳトランジスタ３８が導通する。このケ
ースでは、他方の逆転された入力端子りが論理状態１に
なればＰチャンネルＭＯ３Ｉ−ランジスタ３８が導通し
、出力端子４０が論理Ｏになり、他方の入力端子りが論
理０になればＰチャンネルＭＯ３）ランジスタ３８とＮ
チャンネルＭＯＳトランジスタ３９は共に導通せず、出
力端子４０が論理Ｉになる。かくして第１Ｂ図の回路は
、入力端子Ｃ，Ｄに共に論理Ｏが印加された時にのみ出
力端子４０が論理１になるＮＯＲゲートとして機能する
。
〈発明の効果〉
か（のごとく、本発明の２つの入力と１つの出力を備え
た論理回路はただ２つの絶縁ゲート電界効果トランジス
タで構成されているので、論理回路の設計のレイアウト
エリヤを著しく小さくでき、半導体チップの集積度を
高めることができる。
た論理回路はただ２つの絶縁ゲート電界効果トランジス
タで構成されているので、論理回路の設計のレイアウト
エリヤを著しく小さくでき、半導体チップの集積度を
高めることができる。
第１Ａ図は、本発明の実施例を示すＮＡＮＤ論理回路の
回路図、 第１Ｂ図は、本発明の別の実施例を示すＮＯＲ論理回路
の回路図、 第２Ａ図は、第１Ａ図のＮＡＮＤ論理回路の真理値を表
す図、 第２Ｂ図は、第１Ｂ図のＮＯＲ論理回路の真理値を表す
図、 第３Ａ図は、従来のＮＡＮＤ論理回路の回路図、そして 第３Ｂ図は、従来のＮＯＲ論理回路の回路図である。 ３１・・・電源 ３２・・・ＮチャンネルＭＯ３）ランジスタ（第１絶縁
ゲート電界効果トランジ スタ） ３３・・・ＰチャンネルＭＯ３）ランジスタ（第２絶縁
ゲート電界効果トランジ スタ） ３５．４０・・・出力端子 ３８・・・ＰチャンネルＭｏＳトランジスタ（第１絶縁
ゲート電界効果トランジ スタ） ３９・・・ＮチャンネルＭＯ３）ランジスタ（第２絶縁
ゲート電界効果トランジ スタ） Ａ、Ｃ・・・一方の入力端子 Ｂ、Ｄ・・・他方の入力端子 第２Ａ図 第２Ｂ図 第３Ａ図
回路図、 第１Ｂ図は、本発明の別の実施例を示すＮＯＲ論理回路
の回路図、 第２Ａ図は、第１Ａ図のＮＡＮＤ論理回路の真理値を表
す図、 第２Ｂ図は、第１Ｂ図のＮＯＲ論理回路の真理値を表す
図、 第３Ａ図は、従来のＮＡＮＤ論理回路の回路図、そして 第３Ｂ図は、従来のＮＯＲ論理回路の回路図である。 ３１・・・電源 ３２・・・ＮチャンネルＭＯ３）ランジスタ（第１絶縁
ゲート電界効果トランジ スタ） ３３・・・ＰチャンネルＭＯ３）ランジスタ（第２絶縁
ゲート電界効果トランジ スタ） ３５．４０・・・出力端子 ３８・・・ＰチャンネルＭｏＳトランジスタ（第１絶縁
ゲート電界効果トランジ スタ） ３９・・・ＮチャンネルＭＯ３）ランジスタ（第２絶縁
ゲート電界効果トランジ スタ） Ａ、Ｃ・・・一方の入力端子 Ｂ、Ｄ・・・他方の入力端子 第２Ａ図 第２Ｂ図 第３Ａ図
Claims (2)
- （１）一方の入力端子に接続されたゲートと、他方の入
力端子または出力端子に接続されたドレインと、出力端
子または他方の入力端子に接続されたソースとを備えて
いる第１絶縁ゲート電界効果トランジスタと、 上記出力端子に接続されたドレインと、上記一方の入力
端子に接続されたゲートと、電源または接地電圧に接続
されたソースとを備えている第２絶縁電界効果トランジ
スタと、 を備えて成る２つの入力と１つの出力を備えた論理回路
。 - （２）第１絶縁ゲート電界効果トランジスタがＮ型また
はＰ型であり、第２絶縁ゲート電界効果トランジスタが
Ｐ型またはＮ型である請求項１に記載の２つの入力と１
つの出力を備えた論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR90-8698 | 1990-06-13 | ||
| KR900008698 | 1990-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0446416A true JPH0446416A (ja) | 1992-02-17 |
Family
ID=19300068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2196395A Pending JPH0446416A (ja) | 1990-06-13 | 1990-07-26 | ２つの入力と１つの出力を備えた論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH0446416A (ja) |
| FR (1) | FR2663479A1 (ja) |
| GB (1) | GB2245098A (ja) |
| IT (1) | IT1241518B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006180197A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | 論理回路及びワードドライバ回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982198A (en) * | 1997-03-19 | 1999-11-09 | Honeywell Inc. | Free inverter circuit |
| NL1020289C2 (nl) * | 2002-04-02 | 2003-10-03 | Jan Hendrik Van De Pol | Inrichting voor het optellen of aftrekken. |
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| JPH022713A (ja) * | 1988-06-16 | 1990-01-08 | Kawasaki Steel Corp | 半導体集積回路 |
| JPH02101819A (ja) * | 1988-10-08 | 1990-04-13 | Sharp Corp | ディジタル比較器 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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