KR970067337A - 게이트 절연 박막을 가진 cmos 트랜지스터를 포함하는 고전압 레벨 시프트 회로 - Google Patents

게이트 절연 박막을 가진 cmos 트랜지스터를 포함하는 고전압 레벨 시프트 회로 Download PDF

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Abstract

바이어스 전압이 필요하고 P-채널 MOSFET의 수가 많고, 그 영역이 크므로 사용이 어려운 종래의 레벨 시프트 회로의 문제를 해결하기 위해서, 레벨 시프트 회로는 게이트가 각각 입력 단자(1,2, 및 3)에 연결되고 소스가 저전위측 전원 단자에 공통으로 연결되는 N-채널 MOSFET(N1,N2, 및 N3)및 소스가 고전위측 전원 단자에 공통으로 연결되고 드레인이 N-채널 MOSFET(N1,N2, 및 N3)의 드레인에 각각 연결되는 P-채널 MOSFET(P1,P2, 및 P3)를 포함한다. P-채널 MOSFET(P1,P2)은 드레인 중간 탭(T1 및 T2)를 구비하며, P-형 MOSFET(P1)의 게이트는 P-형 MOSFET(P1)의 드레인 중간 탭(T2)에 연결되고, P-형 MOSFET(P2)의 게이트는 P-형 MOSFET(P1)의 드레인 중간 탭(T1)에 연결된다. P-형 MOSFET(P3)는 출력을 위한 트랜지스터이고, 그 게이트는 P-형 MOSFET(P2)의 드레인 중간 탭(T2)에 연결된다.

Description

게이트 절연 박막을 가진 CMOS 트랜지스터를 포함하는 고전압 레벨 시프트 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예의 회로도.

Claims (7)

  1. 게이트가 제1입력단자에 연결되고 소스가 저전위측의 전원 단자에 연결되는 제1도전형의 제1트랜지스터; 게이트가 제2입력단자에 연결되고 소스가 저전위측의 전원 단자에 연결되는 제1도전형의 제2트랜지스터; 게이트가 제3입력단자에 연결되고 소스가 저전위측의 전원 단자에 연결되는 제1도전형의 제3트랜지스터; 드레인이 제1트랜지스터의 드레인에 연결되고, 소스가 고전위측의 전원 단자에 연결되는 드레인 중간 탭(intermediate tap)을 가지는 제2도전형의 제4트랜지스터; 게이트가 상기 제4트랜지스터의 드레인 중간 탭에 연결되고, 드레인이 상기 제2트랜지스터의 드레인에 연결되고, 소스가 고전위측의 전원 단자에 연결되며, 드레인 중간 탭의 상기 제4트랜지스터의 게이트에 연결되는 제2도전형의 제5트랜지스터; 및 게이트가 상기 제5트랜지스터의 드레인 중간 탭에 연결되고, 드레인이 상기 제3트랜지스터의 드레인 및 출력단자에 연결되며, 소스가 고 전위측의 전원 단자에 연결되는 제2도전형의 제6트랜지스터를 포함하는 것을 특징으로 하는 레벨 시프트 회로.
  2. 제1항에 있어서, 상기 제4 및 제5트랜지스터의 드레인 중간 탭은 드레인 전계 완화층(alleviating layer)의 일부가 인출되고 소스와 드레인 사이의 중간 전위가 취출(取出)되는 구조를 구비하는 것을 특징으로 하는 레벨 시프트 회로.
  3. 제1항에 있어서, 상기 제1 내지 제3트랜지스터 각각은 N-채널 전계 효과 트랜지스터이고, 상기 제4 내지 제6트랜지스터 각각은 P-채널 전계 효과 트랜지스터인 것을 특징으로 하는 레벨 시프트 회로.
  4. 제1전압 공급선과 제1노드 사이에 연결되고 제2노드에 연결된 게이트와 제3노드에 연결된 중간 탭을 가지는 제1도전형의 제1트랜지스터; 상기 제1전압 공급선과 제4노드 사이에 연결되고 상기 제3노드에 연결된 게이트와 제2노드에 연결된 중간 탭을 가지는 상기 제1도전형의 제2트랜지스터; 상기 제1노드와 제2전압 공급선 사이에 연결되고 제1입력 단자에 연결된 게이트를 가지는 제2도전형의 제3트랜지스터; 상기 제4노드와 제2전압 공급선 사이에 연결되고 제2입력 단자에 연결된 게이트를 가지는 제2도전형의 제4트랜지스터; 상기 제1전압 공급선과 출력 노드 사이에 연결되고 상기 제2노드에 연결된 게이트를 가지는 제1도전형의 제5트랜지스터; 및 상기 출력 노드와 상기 제2전압 공급선 사이에 연결되고 제3입력 단자에 연결된 게이트를 가지는 상기 제2도전형의 제6트랜지스터를 포함하는 것을 특징으로 하는 회로.
  5. 제4항에 있어서, 상기 제1트랜지스터의 중간 탭의 전압이 상기 제2노드의 전압과는 상이한 것을 특징으로 하는 회로.
  6. 제5항에 있어서, 상기 제2트랜지스터의 중간 탭의 전압이 상기 제4노드의 전압과는 상이한 것을 특징으로 하는 회로.
  7. 제4항에 있어서, 상기 제1 및 제3입력 단자는 동일한 위상 입력 신호를 수신하고, 상기 제2입력 단자는 상기 입력 신호를 반전하는 신호를 수신하는 것을 특징으로 하는 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970011501A 1996-03-29 1997-03-29 게이트 절연 박막을 가진 cmos 트랜지스터를 포함하는 고전압 레벨 시프트 회로 KR100233625B1 (ko)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3389856B2 (ja) 1998-03-24 2003-03-24 日本電気株式会社 半導体装置
US6407579B1 (en) 2000-01-20 2002-06-18 Koninklijke Philips Electronics N.V. Fast high voltage level shifter with gate oxide protection
DE10063686A1 (de) 2000-12-20 2002-07-18 Infineon Technologies Ag Schaltungsanordnung zur Pegelerhöhung, insbesondere zum Ansteuern einer programmierbaren Verbindung
ATE417348T1 (de) * 2004-02-11 2008-12-15 Nxp Bv Hochspannungs-treiberschaltung mit schneller leseoperation
US7646233B2 (en) 2006-05-11 2010-01-12 Dsm Solutions, Inc. Level shifting circuit having junction field effect transistors
US20080024188A1 (en) * 2006-07-28 2008-01-31 Chou Richard K Junction field effect transistor level shifting circuit
JP4939895B2 (ja) * 2006-10-16 2012-05-30 フリースケール セミコンダクター インコーポレイテッド レベルシフタ回路
US20110050310A1 (en) * 2007-08-13 2011-03-03 Nxp B.V. Level shifter circuit
US20100214001A1 (en) * 2009-02-26 2010-08-26 Himax Analogic, Inc. Level Shift Circuit
KR101387266B1 (ko) 2012-09-05 2014-04-18 엘에스산전 주식회사 레벨 쉬프트 디바이스

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105448B2 (ja) * 1988-03-14 1995-11-13 日本電気株式会社 Ｍｏｓ型集積回路
US5237193A (en) * 1988-06-24 1993-08-17 Siliconix Incorporated Lightly doped drain MOSFET with reduced on-resistance
JPH02186826A (ja) * 1989-01-13 1990-07-23 Matsushita Electric Ind Co Ltd レベルシフタ
JPH05308274A (ja) * 1992-04-30 1993-11-19 Matsushita Electric Ind Co Ltd Ｃｍｏｓレベルシフト回路

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