KR960012462A - 반도체 집적 회로 및 그 제조 방법 - Google Patents

반도체 집적 회로 및 그 제조 방법 Download PDF

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Abstract

본 발명은 저소비 전력의 버퍼 회로를 저렴한 가격으로 제공하는 것을 목적으로 한다.
소스가 전원에 접속되고 드레인이 출력단자 (160)에 접속된 pMOS 트랜지스터(121)과, 소스가 접지되고 드레인이 출력 단자(160)에 접속된 nMOS 트랜지스터(122)를 갖는 출력 버퍼(120)과; 소스가 전원에 접속되고, 드레인이 출력 단자(160)에 접속되며 게이트가 nMOS 트랜지스터(122)의 게이트 접속된 pMOS 트랜지스터(131);과 인에이블 신호가 온일 때에는 입력신호 A의 값을 기초로 pMOS 트랜지스터(121) 또는 nMOS 트랜지스터(122)의 한쪽만이 온하고, 인에이블 신호가 오프일 때에는 입력 신호 A의 값에 관게없이 pMOS 트랜지스터(121) 및 nMOS 트랜지스터(122)가 오프하도록 MOS 트랜지스터(121,122)의 게이트에 제어 신호 EI,EIN을 공급하는 제어 회로를 구비한다.

Description

반도체 집적 회로 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1실시예에 관한 반도체 집적 회로를 도시한 전기 회로도.

Claims (5)

  1. 소스가 제1전원에 접속되고 드레인이 출력 단자(160)에 접속된 제1도전형의 제1MOS 트랜지스터(121,122)와, 소스가 제2전원에 접속되고 드레인이 상기 출력단자에 접속된 제2도전형의 제2MOS 트랜지스터(122,121)을 갖는 출력 버퍼(120), 소스가 제1전원에 접속되고, 드레인이 상기 출력 단자에 접속되고 게이트가 상기 제2MOS 트랜지스터의 게이트에 접속된 제1도전형의 제3MOS 트랜지스터(131,311) 및 인에이블 신호가 온일때에는 입력 신호의 값을 기초로 하여 상기 제1MOS 트랜지스터 또는 상기 제2MOS 트랜지스터의 한쪽만이 온하고, 인에이블 신호가 오프일 때에는 상기 입력 신호의 값에 관계없이 상기 제1MOS 트랜지스터 및 상기 제2MOS 트랜지스터가 오프하도록 상기 제1 및 제2MOS 트랜지스터의 게이트에 제어신호를 공급하는 제어회로(110)을 구비한 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 게이트가 상기 제1MOS 트랜지스터의 게이트에 접속되고, 소스 또는 드레인의 적어도 한쪽이 부유 상태로 된 제2도전형의 제4MOS 트랜지스터(132,312)를 더 갖는 것을 특징으로 하는 반도체 집적 회로.
  3. 소스가 제1전원에 접속되고 드레인이 출력 단자(160)에 접속된 제1도전형의 제1MOS 트랜지스터(121)과, 소스가 제2전원에 접속되고 드레인이 상기 출력 단자에 접속된 제2도전형의 제2MOS 트랜지스터(122)를 갖는 출력 버퍼(120), 게이트가 상기 제2MOS 트랜지스터의 게이트에 접속되고 소스 또는 드레인의 적어도 한쪽의 부유 상태로 된 제1도전형의 제3MOS 트랜지스터(401), 게이트가 상기 제1MOS 트랜지스터의 게이트에 접속되고 소스 또는 드레인의 적어도 한쪽이 부유 상태로 된 제2도전형의 제4MOS 트랜지스터(402) 및 인 에이블 신호가 온일 때에는 입력 신호의 값을 기초로 하여 상기 제1MOS 트랜지스터 또는 상기 제2MOS 트랜지스터의 한쪽만이 온하고, 인 에이블 신호가 오프일 때에는 상기 입력 신호의 값에 관계없이 상기 제1MOS 트랜지스터 및 상기 제2MOS 트랜지스터가 오프하도록 상기 제1 및 제2MOS 트랜지스터의 게이트에 제어신호를 공급하는 제어 회로(110)을 구비한 것을 특징으로 하는 반도체 집적 회로.
  4. 소스가 제1전원에 접속되고 드레인이 출력단자에 접속된 제1도전형의 제1MOS 트랜지스터; 소스가 제2전원에 접속되고 드레인이 상기 출력 단지에 접속된 제2도전형의 제2MOS 트랜지스터;소스가 제1전원에 접속되고, 드레인이 상기 출력 단자에 접속되며 게이트가 상기 제2MOS 트랜지스터의 게이트에 접속된 제1도전형의 제3MOS 트랜지스터; 및 소스가 제2전원에 접속되고, 드레인이 상기 출력 단자에 접속되며 게이트가 상기 제1MOS 트랜지스터의 게이트에 접속된 제2도전형의 제4MOS 트랜지스터를 형성하는 공정 및 상기 제3MOS 트랜지스터의 소스와 상기 제1전원의 배선, 드레인과 상기 출력 단자의 배선, 상기 제4MOS 트랜지스터의 소스와 상기 제2전원의 배선 또는 드레인과 상기 출력 단자와의 배선의 적어도 한 곳을 절단하는 공정을 구비한 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
  5. 소스가 제1전원에 접속되고 드레인이 출력 단자(160)에 접속된 제1도전형의 제1MOS 트랜지스터(121,122) 및 소스가 제2전원에 접속되고 드레인이 상기 출력 단자에 접속된 제2도전형의 제2MOS 트랜지스터(122,121)를 갖는 출력 버퍼(120), 소스가 제1전원에 접속되고 드레인이 상기 출력 단자에 접속된 제1도전형의 제3MOS 트랜지스터(502,602) 및 인에이블 신호가 온일 때에는 입력 신호의 값을 기초로 상기 제1MOS 트랜지스터 또는 상기 제2MOS 트랜지스터의 한쪽만이 온함과 동시에 상기 제3MOS 트랜지스터가 오프하고, 인에이블 신호가 오프일 때에는 상기 입력 신호의 값에 관계없이 상기 제1MOS 트랜지스터 및 상기 제2MOS 트랜지스터가 오프함과 동시에 상기 제3트랜지스터가 온하도록 상기 제1∼제3MOS 트랜지스터 게이트에 제어 신호를 공급하는 제어 회로 (501,601)을 구비한 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950028569A 1994-09-02 1995-09-01 반도체 집적 회로 및 그 제조 방법 KR100197388B1 (ko)

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