KR960030395A - 저전압출력회로 및 반도체장치 - Google Patents

저전압출력회로 및 반도체장치 Download PDF

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사토 후미오
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Abstract

본 발명은, 매우 좁은 설정전위레벨의 상한을 우려할 필요없고, 가장 간소한 소자수로 실현하며, 또한 엄격한 프로세스제어를 필요로 하지 않는 저전압출력회로 및 이 저전압출력회로를 구비한 반도체장치를 제공한다.
본 발명의 출력회로는, 출력풀업용 제1PMOS 트랜지스터(40)와, 제1PMOS 트랜지스터를 출력과 단락시키도록 설치되어 있는 제2PMOS 트랜지스터(31) 및, 제2PMOS 트랜지스터의 게이트전위가 내부전원으로부터 그 임계치전압만큼 하강한 값으로 되도록 내부전원(VCC)과 제2PMOS 트랜지스터의 게이트간에 접속되고, 그 드레인과 게이트가 단락되어 있는 제3PMOS 트랜지스터(30)를 구비하여 구성된다. 제2PMOS 트랜지스터의 게이트가 제3PMOS 트랜지스터를 매로 내부전원(VCC)에 접속되어 있기 때문에, 제1PMOS 트랜지스터가 전류 싱크작용을 시작하기 전에 제2PMOS 트랜지스터가 출력신호의 전압을 크램프한다. 이와 같이하여, 저전압기술의 반도체장치를 5V계와 같은 고전원을 포함하는 혼합전압신호의 환경과 인터페이스접속할 수 있다.

Description

저전압출력회로 및 반도체장치.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예의 저전압출력회로의 회로도.

Claims (5)

  1. 출력단과 내부전원간에 상기 출력단을 내부전원레벨까지 풀업시키는 제1PMOS 트랜지스트(40)와, 이 제1PMOS 트랜지스터(40)의 게이트와 상기 출력단에 형성된 제2PMOS 트랜지스터(31) 및, 상기 제1 및 제2PMOS 트랜지스터(40,31)가 비도통으로 되는 게이트신호를 수신하는 레벨에 있어서, 상기 제1 및 제2PMOS 트랜지스터(40,31)의 게이트바이어스가 다른 전위로 오프를 지속하도록 구성되어 출력단이 내부전원레벨 이상에서 제2PMOS 트랜지스터(31)가 제1PMOS 트랜지스터(40)보다 먼저 도통상태로 되고, 제1PMOS 트랜지스터(40)의 비도통을 지속시켜 상기 출력단으로부터 내부전원으로 전류가 유입되지 않도록 하는 방지회로(30)를 구비하여 구성된 것을 특징으로 하는 저전압발생회로.
  2. 출력단과 내부전원간에 상기 출력단을 내부전원레벨까지 풀업시키는 제1PMOS 트랜지스터(40)와, 이 제1PMOS 트랜지스터(40)의 게이트전위와 상기 출력단에 형성된 제2PMOS 트랜지스터(31) 및, 이 제2PMOS 트랜지스터(31)의 게이트전위가 내부전원으로부터 그 임계치 전압만큼 떨어진 값으로 되도록 내부전원과 제2PMOS 트랜지스터(31)의 게이트간에 접속되고, 그 드레인과 게이트가 단락되어 있는 제3PMOS 트랜지스터(30)를 구비하여 구성된 것을 특징으로 하는 저전압출력회로.
  3. 제1항에 있어서, 상기 제1 및 제2PMOS 트랜지스터(40,31)는 통상보다 수십mV정도 임계치전압(Vth)이 상승하도록 백게이트효과가 부가되는 것을 특징으로 하는 저전압출력회로.
  4. 제2항에 있어서, 상기 제1 및 제2PMOS 트랜지스터(40,31)는 통상보다 수십mV정도 임계치전압(Vth)이 상승되도록 백게이트효과가 부가되는 것을 특징으로 하는 저전압출력회로.
  5. 제2항 또는 제4항 중 어느 한 항에 있어서, 저전압출력회로가 형성되어 있는 반도체기판에 있어서, 상기 제2 및 제3PMOS 트랜지스터(31,30)는 동일한 크기이고, 상기 제1, 제2 및 제3PMOS 트랜지스터(40,31,30)의 레이아웃은 형상 및 방향성이 동일하며, 또한 서로 인접하여 배치되어 있는 것을 특징으로 하는 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960000349A 1995-01-14 1996-01-10 저전압출력회로 및 반도체장치 KR100228035B1 (ko)

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