JP3198225B2

JP3198225B2 - 低電圧出力回路

Info

Publication number: JP3198225B2
Application number: JP02107395A
Authority: JP
Inventors: 昭司上野; 泰一野稲
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-01-14
Filing date: 1995-01-14
Publication date: 2001-08-13
Anticipated expiration: 2016-08-13
Also published as: EP0722223B1; KR960030395A; DE69627059D1; DE69627059T2; EP0722223A3; US5767697A; JPH08195670A; EP0722223A2; KR100228035B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＭＯＳ又はＢｉ−Ｃ
ＭＯＳデバイスで構成されたロジックＩＣに関し、特に
複数の電源電圧が１つのシステムで混載される半導体装
置に使用されるものであり、Ｈｉ・Ｚ時に出力が電源電
圧以上となっても高電位（出力）から低電位（内部電
源）への電流が流れないように構成されている低電圧出
力回路に関するものである。

【０００２】

【従来の技術】半導体集積回路装置などの半導体装置
は、低電力化、高速化が進んでおり、この方向に沿って
バイポーラ技術及びＣＭＯＳ技術を組み合わせた比較的
高速と少ない消費電力を達成したＢｉ−ＣＭＯＳ集積回
路が多く用いられるようになっている。低電圧技術を使
うことによりさらに電力を減少することが可能になり、
例えば、５Ｖ電源から３Ｖ電源へ移行しつつあるのが現
状である。現在は、５Ｖ電源を用いる半導体集積回路と
３Ｖ電源を用いる半導体集積回路を混載する半導体装置
が存在する。この様な複数の電源を混載する半導体装置
の場合、高電源が高電位の状態にあると、電流が低電位
の内部電源に流れてしまうという不具合が生じるので、
Ｈｉ・Ｚ時に出力が電源電圧以上となっても高電位（出
力）から低電位（内部電源）への電流が流れないように
構成されている図７のような低電圧出力回路が要求され
るようになっている。

【０００３】図７は、従来の低電圧出力回路である（特
開平５−２５９８８３号参照）。入力端１からの入力信
号が低電圧出力回路に入力され、出力端２から出力信号
が出力される。この出力端２は、他の混合電圧信号系を
結合することができるバス・インターフェースに結合さ
れる。この入力信号から出力回路によって所定の電圧及
び電流の仕様を満たす出力信号が発生される。例えば、
電源電圧ＶCCが３．３Ｖ系では、高出力は−１６ｍＡの
出力電流で最小限２．４Ｖ、また−４０ｍＡの出力電流
で２Ｖの最小出力電圧を必要とする。まず、入力信号
は、出力回路のインバータに入力される。このインバー
タは、ＰＭＯＳトランジスタ１４とＮＭＯＳトランジス
タ１６から構成され、入力端１がこれらトランジスタ１
４、１６のゲートに接続され、両ドレインが互いに接続
されている。また、トランジスタ１４のソースは、内部
電源ＶCCに接続され、トランジスタ１６は、ＧＮＤに接
続されている。インバータの出力は、出力プルアップト
ランジスタであるＰＭＯＳトランジスタ４８のゲートに
入力される。トランジスタ４８のソースは、内部電源Ｖ
CCに接続され、ドレインは出力端２に接続されている。
トランジスタ４８の基板を通る電流の流れを阻止する阻
止ダイオード５４がこの基板と内部電源ＶCCの間に接続
されている。阻止ダイオード５４には、ショトッキーダ
イオード (ＳＢＤ：Schottky Barrier Diode) を利用す
ることができる。

【０００４】出力回路には、ソースがトランジスタ４８
のゲートに接続され、ドレインが出力端２に接続され、
ゲートが内部電源ＶCCに接続されるようにクランプ・ト
ランジスタであるＰＭＯＳトランジスタ５８が接続され
ている。トランジスタ５８の基板がダイオード５４の陰
極に接続されている。トランジスタ５８は、出力端２か
ら外部にでる出力信号の電圧がトランジスタ５８のゲー
ト電圧に等しい内部電源ＶCCよりトランジスタ５８のし
きい値電圧を越えて大きい時は、何時でも出力信号をト
ランジスタ４８のゲートに結合するように作用する。そ
の結果、トランジスタ４８のゲートの電圧は、そのドレ
インの電圧（出力信号の電圧）に等しくなり、トランジ
スタ４８のしきい値電圧を越えることはなく、出力端２
からトランジスタ４８を介して内部電源ＶCCに電流が流
れなくなる。しかし、トランジスタ５８を組み込むこと
により、出力信号の電圧が内部電源ＶCCより、トランジ
スタ４８のしきい値電圧を越えて大きいとき、電流がト
ランジスタ４８のドレインからソースを介してトランジ
スタ１４を通る。この時、トランジスタ５８の基板がダ
イオード５４の陰極に接続されているので、トランジス
タ５８のドレイン−基板接合を通しての電流のシンク作
用はない。

【０００５】また、出力回路には、陰極がトランジスタ
１４のソースに結合され、陽極が内部電源ＶCCに結合さ
れるように阻止ダイオードであるＳＢＤ６２が接続され
ている。その結果、トランジスタ１４のドレインと、ト
ランジスタ１４のソースに接続されたその基板との間に
形成されるｐｎ接合とを通る電流が阻止される。ＳＢＤ
６２は、例えば、出力端２に結合された外部系が５．５
Ｖの高電位に駆動するとき、出力端２からの電流が内部
電源ＶCCへ流れるのを阻止する様に作用する。しかし、
ＳＢＤ６２の電圧降下ＶF によりインバータの出力端
（ノードＡ）の電圧は、ＶCC−ＶF になる。その結果、
トランジスタ４８のゲート電圧は、ＶCC−ＶF になる。
したがって、出力信号の電圧が外部の環境によって高電
圧に駆動されたときに、トランジスタ４８のゲートはＶ
CC−ＶF の電圧に接続されているために、トランジスタ
５８のしきい値電圧を越える前にトランジスタ４８のし
きい値電圧を越える。このため出力信号の電圧がトラン
ジスタ５８のしきい値電圧を越えるのに十分なレベルに
上昇するまで、トランジスタ４８を介しての電流シンク
作用が起こり、こうしてトランジスタ４８のゲートが出
力信号の電圧にクランプされる。

【０００６】さらに、出力回路には、クランプトランジ
スタであるＰＭＯＳトランジスタ６４、バイアスダイオ
ードであるＳＢＤ６６及びバイアス抵抗６８が接続され
ている。トランジスタ６４のドレインは、出力端２に結
合され、そのソースは、トランジスタ４８のゲートに結
合され、その基板がＳＢＤ５４の陰極に接続され、その
ゲートは、阻止ダイオードであるＳＢＤ６６の陰極に接
続される。ＳＢＤ６６の陽極は、内部電源ＶCCに接続さ
れている。ＳＢＤ６６の陰極は、また、バイアス抵抗６
８及びトランジスタ６４のゲートに接続される。そし
て、抵抗６８は、ＧＮＤに接続され、トランジスタ６４
を介しての電流シンク作用がＳＢＤ５４、６２によって
阻止される。

【０００７】このような構成においてトランジスタ４８
の電流シンク作用がなされる前にトランジスタ４８のゲ
ートが出力信号の電圧にクランプされるのが保証され
る。トランジスタ６４は、トランジスタ４８のゲートを
クランプし、出力信号の電圧が、トランジスタ６４のゲ
ート電圧より、このトランジスタのしきい値電圧を越え
るほど大きくなったときに、トランジスタ４８が電流シ
ンク作用をしないようにする。トランジスタ６４のゲー
トがＳＢＤ６６を介して内部電源ＶCCに接続されている
ので、トランジスタ４８が電流シンク作用を始める前に
トランジスタ６４が出力信号の電圧をクランプする。こ
のようにして、低電圧技術の半導体装置を５Ｖ系のよう
な高電源を含む混合電圧信号の環境とインターフェイス
接続することができる低電圧出力回路を提供することが
できる。

【０００８】

【発明が解決しようとする課題】図７は、複数の電源電
圧を混載する環境に耐えるＢｉＣＭＯＳバス・インター
フェース出力回路を目的にしている。この回路では、出
力プルアップトランジスタであるＰＭＯＳトランジスタ
４８がオフ状態にあるゲートバイアスと出力逆流防止素
子、すなわち、クランプトランジスタであるＰＭＯＳト
ランジスタ６４（当然ＰＭＯＳトランジスタ５８も同じ
作用効果を有している）のゲートバイアスを非常に近
く、また、任意の値に設定することができ、その制御性
の良さもしくは設計のし易さが優れている。しかし、こ
の回路は、その設定を抵抗６８で作るために内部電源Ｖ
CC〜ＳＢＤ６６〜抵抗６８の経路で常にＤＣ電流を流す
必要があり、また、設定値やＤＣＰｏｗｅｒを抑える
ため、例えば、５０ｋΩなどの比較的高抵抗にならざる
を得ず、そのためパターン面積が増大する両者のトレー
ドオフとなっており、いづれも今後のＩＣ、ＬＳＩなど
の半導体装置の微細化、ＬｏｗＰｏｗｅｒ化傾向に沿
うことができない。

【０００９】次に、トランジスタ６４のゲートバイアス
設定を行う場合に、出力トランジスタ４８のオフ時ゲー
トバイアスより高いと、図８に示すようにある範囲で逆
流５６が現れる。図８は、図７の低電圧出力回路の動作
を説明する特性図であり、縦軸に出力トランジスタにか
かる電圧と逆流電流を示し、横軸に出力電位を示す。図
に示すトランジスタ６４のしきい値レベルは抵抗（Ｒ）
の抵抗値に依存する。抵抗が大きい（Ｒ大）と逆流が大
きく、小さい（Ｒ小）と存在理由がなくなる。また、両
者のゲートバイアスが等しい場合には、一般に出力プル
アップトランジスタは、大きな電流をソースするために
その素子サイズも大きい。トランジスタ６４がオンし、
トランジスタ４８のゲート電位を出力と短絡する過程に
おいて、例えば、トランジスタ６４が０．１μＡでトラ
ンジスタ４８を短絡しきれないと出力トランジスタは、
０．１μＡ×その素子サイズだけ逆流していることにな
る（通常でも１００から２００倍であるので数１０μＡ
流れる）。つまり、逆流防止トランジスタ６４のゲート
バイアスは、出力トランジスタ４８のオフ状態にあるゲ
ート・ソース間電圧ＶGS（４８）より大きいゲート・ソ
ース間電圧ＶGS（６４）でオフを維持する必要がある。

【００１０】したがって、出力トランジスタのしきい値
電圧をＶth（Ｖon）とすると、｜Ｖth（Ｖon）｜＞ＶGS（６４）＞ＶGS（４８）（１）という条件が必要である。しかし、しきい値電圧Ｖth
は、通常｜０．７｜〜｜０．８｜Ｖであり、かつＳＢＤ
６２を必要とするので、トランジスタ４８のオフ時ゲー
トバイアスＶGSは、ＳＢＤ６２の電圧降下ＶF となり、
したがってトランジスタ６４の設定電圧ＶGS（６４）
は、上記（１）式の上限と下限の中間となるが、もとも
と非常に狭い設定電圧レンジを抵抗（Ｒ）やしきい値電
圧Ｖthのバラツキと温度特性を考慮して満足させること
は極めて困難であり、図７に示す回路をもってしても厳
しいプロセスコントロールを併用しないと逆流は完全に
止めることができない。本発明は、このような事情によ
りなされたものであり、非常に狭い設定電位レンジの上
限を気にする必要なく、最も簡素な素子数で実現し、厳
しいプロセスコントロールを必要としない低電圧出力回
路を提供することを目的にしている。

【００１１】

【課題を解決するための手段】本発明の低電圧出力回路
は、この様な課題を解決するために、入力信号が供給さ
れるゲート、ソース及びドレインを有し、このソース及
びドレインのいずれか一方には所定の電位が印加され、
他方は出力端子に接続されて出力信号を生成有し、この
出力信号を前記入力信号に対応して前記所定の電位レベ
ルまで上げる第１のＭＯＳトランジスタと、入力信号が
供給されるゲート、ソース及びドレインを有し、このソ
ース及びドレインのいずれか一方は前記第１のＭＯＳト
ランジスタの前記ゲートに接続され他方は前記出力端子
に接続された第２のＭＯＳトランジスタと、前記第１及
び第２のＭＯＳトランジスタが異なるゲートバイアスの
ときにオフのままであり、前記出力信号が前記所定の電
位レベルまであげられて前記第１のＭＯＳトランジスタ
がオフを維持するときに前記第１のＭＯＳトランジスタ
より先に前記第２のＭＯＳトランジスタが導通するよう
に、バイアス電圧を前記第２のＭＯＳトランジスタの前
記ゲートに供給する手段と、前記出力端子から前記第１
及び第２のＭＯＳトランジスタを通して前記所定の電位
側へ電流が流れるのを制限する手段とを備えていること
を特徴としている。

【００１２】前記供給手段は、ゲート、ソース及びドレ
インを有する第３のＭＯＳトランジスタを含み、このソ
ース及びドレインの一方には前記所定の電位が供給さ
れ、他方は前記第２及び第３のＭＯＳトランジスタの前
記ゲートに接続されており、この第３のＭＯＳトランジ
スタは、前記バイアス電圧が前記所定の電位と前記第３
のＭＯＳトランジスタのしきい値レベルとの差に対応す
るように、前記バイアス電圧を前記第２のＭＯＳトラン
ジスタの前記ゲートに供給するようにしても良い。前記
供給手段は、アノードとカソードとを有するショットキ
ーバリアダイオードを含み、このアノード及びカソード
の一方は前記第２のＭＯＳトランジスタの前記ゲートに
接続され、他方は参照電位が供給されるようにしても良
い。前記供給手段は、前記第１、第２及び第３のＭＯＳ
トランジスタとは反対導電型の第４のＭＯＳトランジス
タを含み、この第４のＭＯＳトランジスタのソース及び
ドレインの一方は前記第２のＭＯＳトランジスタの前記
ゲートに接続され、他方は前記第４のＭＯＳトランジス
タのゲートに接続され、且つ参照電位が供給されるよう
にしても良い。前記第２及び第３のＭＯＳトランジスタ
は、同じサイズ、同じレイアウトで形成され、１つの半
導体基板に隣接して形成されているようにしても良い。
前記電流制限手段は、アノード及びカソードとを有する
ショットキーバリアダイオードを含み、このアノード及
びカソードの一方は前記所定の電位を供給され、他方は
前記第１及び第２のＭＯＳトランジスタが形成されたそ
れぞれの半導体基板に接続されているようにしても良
い。

【００１３】

【作用】第１のＰＭＯＳトランジスタの電流シンク作用
がなされる前に第１のＭＯＳトランジスタのゲートが出
力信号の電圧にクランプされるのが保証される。第２の
ＭＯＳトランジスタは第１のＭＯＳトランジスタのゲー
トをクランプし、出力信号の電圧が第２のＭＯＳトラン
ジスタのゲート電圧より、このトランジスタのしきい値
電圧を越えるほど大きくなったときに、第１のＭＯＳト
ランジスタが電流シンク作用をしないようにする。第２
のＭＯＳトランジスタのゲートが第３のＭＯＳトランジ
スタを介して内部電源ＶCCに接続されているので、第１
のＭＯＳトランジスタが電流シンク作用を始める前に第
２のＭＯＳトランジスタが出力信号の電圧をクランプす
る。この様にして低電圧技術の半導体装置を５Ｖ系のよ
うな高電源を含む混合電圧信号の環境とインターフェイ
ス接続することができる。

【００１４】このような本発明の出力回路は、トランジ
スタのオフしている設定バイアスの上限を出力トランジ
スタと同じＰＭＯＳトランジスタから供給させること
で、上限ギリギリに持ってくることが可能であり、デバ
イスが同じであるので、その上限を越えることは実質的
にしきい値電圧Ｖthのばらつき程度である。これは、前
述のようにレイアウト的に配慮をすれば数ｍＶ以下に抑
えることが可能であり、これをキャンセルするバックゲ
ート効果電位分の数１０ｍＶ内に許容される。また、同
じ素子で主要部分が構成されていることにより製造ばら
つきが少なく温度特性に対して有利であり、厳しいプロ
セスコントロールを必要としない。また、抵抗を必要と
しないので直流電流を消費することがなく、さらに占有
面積を大きくすることがない。

【００１５】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明の実施例の低電圧出力回路の回路
図である。入力端１からの入力信号がこの低電圧出力回
路に入力され、出力端２から出力信号が出力される。こ
の出力端２は、他の混合電圧信号系を結合することがで
きるバス・インターフェースに結合される。この出力回
路は、入力信号として論理信号“１”、“０”が出力プ
ルアップＰＭＯＳトランジスタ４０に与えられ、そのオ
ン、オフを制御する。まず、入力信号は、出力回路のイ
ンバータに入力される。このインバータは、ＰＭＯＳト
ランジスタ１０とＮＭＯＳトランジスタ２０から構成さ
れ、入力端１がこれらトランジスタ１０、２０のゲート
に接続され、これらのドレインが互いに接続されてい
る。インバータの出力は、出力プルアップトランジスタ
であるＰＭＯＳトランジスタ４０のゲートに入力され
る。トランジスタ４０のソースは、内部電源ＶCCに接続
され、ドレインは、出力端２に接続されている。トラン
ジスタ４０の基板を通る電流の流れを阻止する阻止ダイ
オード５３がこの基板と内部電源ＶCCの間に接続されて
いる。阻止ダイオード５３にはＳＢＤを利用することが
できる。

【００１６】低電圧出力回路には、陰極がトランジスタ
１０のソースに結合され、陽極が内部電源ＶCCに結合さ
れるように阻止ダイオードであるＳＢＤ５１が接続され
ている。その結果、トランジスタ１０のドレインと、こ
のトランジスタのソースに接続された基板との間に形成
されるｐｎ接合とを通る電流が阻止される。ＳＢＤ５１
は、例えば、出力端２に結合された外部系が５．５Ｖの
高電位に駆動するとき出力端２からの電流が内部電源Ｖ
CCへ流れるのを阻止するように作用する。また、低電圧
出力回路には、逆流阻止トランジスタであるＰＭＯＳト
ランジスタ３１、逆流阻止トランジスタを制御するトラ
ンジスタであるＰＭＯＳトランジスタ３０及び逆方向ダ
イオードであるＳＢＤ５２が接続されている。トランジ
スタ３１のドレインは、出力端２に結合され、そのソー
スは、トランジスタ４０のゲートに結合され、その基板
は、ＳＢＤ５３の陰極に接続され、そのゲートは、トラ
ンジスタ３０のドレインとＳＢＤ５２の陰極の間に接続
されている。また、トランジスタ３０のゲート・ドレイ
ン間は短絡されている。トランジスタ３０の基板とソー
スとは内部電源ＶCCに接続されている。

【００１７】ＳＢＤ５２の陽極は、ＧＮＤに接続され、
陰極は、トランジスタ３０のドレインとトランジスタ３
１のゲートに接続されている。この様な構成によりトラ
ンジスタ３１を介しての電流シンク作用がＳＢＤ５１、
５３によって阻止される。ＳＢＤ５１が電流６０を阻止
し、ＳＢＤ５３が電流６１を阻止する。また、トランジ
スタ４０の電流シンク作用がなされる前にトランジスタ
４０のゲートが出力信号の電圧にクランプされるのが保
証される。トランジスタ３１はトランジスタ４０のゲー
トをクランプし、出力信号の電圧がトランジスタ３１の
ゲート電圧より、このトランジスタのしきい値電圧を越
えるほど大きくなったときに、トランジスタ４０が電流
シンク作用をしないようにする。トランジスタ３１のゲ
ートがトランジスタ３０を介して内部電源ＶCCに接続さ
れているのでトランジスタ４０が電流シンク作用を始め
る前にトランジスタ３１が出力信号の電圧をクランプす
る。このようにして、低電圧技術の半導体装置を５Ｖ系
のような高電源を含む混合電圧信号の環境とインターフ
ェイス接続することができる低電圧出力回路を提供する
ことができる。

【００１８】トランジスタ３０は、内部電源ＶCCよりそ
のしきい値電圧｜Ｖth｜だけ下がったバイアスをトラン
ジスタ３１のゲートに与える。この電位は、トランジス
タ３０で作られるが、このトランジスタ３０は、ソース
と基板（バックゲート）が内部電源ＶCCに接続され、か
つ、ドレインとＧＮＤ間に逆方向ダイオード５２が挿入
されているのでこの素子サイズに相当する純粋なしきい
値電圧が抽出される。通常の動作時において入力端１
（ノードＤ）に論理信号“１”が印加されると、ノード
７０はトランジスタ２０により接地レベルとなり、トラ
ンジスタ４０は、オンし、出力に終端がない場合は、出
力を内部電源ＶCCレベルへ引き上げる。このとき短絡用
のトランジスタ３１のゲートと出力端２がソースとな
る。この間に通常のしきい値電圧が存在するが、トラン
ジスタ３１のバックゲートは、ＶCC−ＶF （５３）が加
えられているので、数１０ｍＶほどトランジスタ３１の
しきい値電圧がバックゲート効果により上がっている。
ＶF （５３）は、ＳＢＤ５３の電圧降下を表わしてい
る。

【００１９】その結果トランジスタ３１はオンすること
ができない。逆の動作時において、入力端１（ノード
Ｄ）に論理信号“０”が印加されると、ノード７０はト
ランジスタ１０を介してＶCC−ＶF （５１）レベルとな
る。ＶF （５１）は、ＳＢＤ５１の電圧降下を表わして
いる。このレベルではトランジスタ４０のゲートバイア
スＶGSがそのしきい値電圧Ｖthより低いので、トランジ
スタ４０は、オフを維持する。一方、トランジスタ３１
のこの時のゲートバイアスＶGSは、（ＶCC−ＶF（５
１））−（ＶCC−Ｖth（３０））＜Ｖth（３１）である
ので、やはりこのトランジスタもオフ状態にある。Ｖth
（３０）及びＶth（３１）は、それぞれトランジスタ３
０、３１のしきい値電圧を示している。図２を参照して
図１の出力回路の動作を説明する。ここでは、入力端１
（ノードＤ）に論理信号“０”が入力され、出力に接地
レベルから内部電源ＶCC以上の電圧を強制的に印加して
いく状態について説明する。図２は、出力電位の変化さ
せたときの特性図である。

【００２０】出力が十分低い値であるとき、トランジス
タ３１のソースは、ノード７０であり、トランジスタ４
０のソースは、内部電源電源であるので、各々のゲート
バイアスＶGSは、図示のようにＶgs１、Ｖgs３となる。
これらは、Ｖgs１＝（ＶCC−ＶF （５１））−（ＶCC−Ｖth（３
０））＜Ｖth（３１）、Ｖgs３＝ＶCC−（ＶCC−ＶF （５１））＜Ｖth（４
０）、と表わされるので、両者ともオフ状態にある。Ｖth（４
０）は、トランジスタ４０のしきい値電圧である。この
状態から出力電位を引き上げると、トランジスタ３１、
４０のソースは、それまでドレインであった出力端２が
ソースとなり、ゲートバイアスＶGSはそれぞれ、Ｖgs
２、Ｖgs４となる。このときのゲート電位は、トランジ
スタ４０の方が大きい。具体的にはその差は、０．５〜
０．７Ｖ程度であり、十分な差が確保されている。した
がって、出力から見てゲートバイアスＶGSが各々のしき
い値電圧Ｖthを越えるにあたってトランジスタ３１の方
がトランジスタ４０に比べて先にオン状態になる。

【００２１】このように本発明の出力回路は、従来の、
例えば、図７の回路と異なり、トランジスタのオフして
いる設定バイアスの上限を出力トランジスタと同じＰＭ
ＯＳトランジスタから供給させることで、上限ギリギリ
に持ってくることが可能であり、かつ、デバイスが同じ
であるので、その上限を越えることは実質的にしきい値
電圧Ｖthの製造上のウェーハ面内ばらつき程度である。
これは、前述のようにレイアウト的に配慮をすれば数ｍ
Ｖ以下に抑えることが可能であり、これをキャンセルす
るバックゲート効果電位分の数１０ｍＶ内に許容され
る。また、同じ素子で主要部分が構成されているので、
温度特性に対して有利であり、厳しいプロセスコントロ
ールや温度特性に関するマージンを必要としない。ま
た、図７方式のような抵抗バスを必要としないので、直
流電流を消費することなく、さらに占有面積を大きくす
ることがない。

【００２２】次に、図３を参照して他の実施例を説明す
る。この低電圧出力回路は、図１の出力回路とは基本的
に同じ構成である。ＳＢＤ５２に代えてＮＭＯＳトラン
ジスタ５５を用いている点で図１の出力回路とは相違し
ているが作用効果に格別の相違はない。トランジスタ５
５は、ゲート・ソース間は短絡されドレインがトランジ
スタ３０のドレインと接続されている。なお、図１及び
図３からＳＢＤ５２及びＮＭＯＳトランジスタ５５を外
し、トランジスタ３０のドレインをトランジスタ３１の
ゲートに接続した出力回路も本発明の作用効果を奏する
ものであるから、本発明に係る低電圧出力回路とするこ
とができる。次に、図４を参照して他の実施例を説明す
る。図は、３値状態を持つ反転ロジック回路である。反
転ロジック回路は、出力プルアップ回路と出力プルダウ
ン回路から構成されており、出力プルアップ回路は、図
１の出力回路を適用する。

【００２３】次に、図５を参照しながら本発明を出力プ
ルダウン側に適用した実施例を説明する。図は、オープ
ンコレクタ回路形式のシンクドライバであり、点線内の
領域Ｂに図１の回路の一部が挿入されている。この回路
には、入力信号として論理信号“１”、“Ｏ”を入力端
から入力させ、出力端から論理信号からなる出力信号を
出力する。この回路に用いられる素子を列挙すると、Ｃ
ＭＯＳロジックにはインバータＩＮＶ１、ＩＮＶ２があ
り、インバータＩＮＶ２は、図１に示すインバータであ
って、図１に示すＰＭＯＳトランジスタ１０及びＮＭＯ
Ｓトランジスタ２０から構成されている。ＮＰＮバイポ
ーラトランジスタＱ１は、出力シンク・ドライバとして
用いられる。ＮＭＯＳトランジスタは、トランジスタＮ
１がトランジスタＱ１用ＩccＬ供給スイッチング素子と
して用いられ、トランジスタＮ２がトランジスタＱ１の
ベース電位シンク用素子として用いられる。ＳＢＤは、
領域Ｂ内に配置されており、ＳＢＤ１、ＳＢＤ２、ＳＢ
Ｄ３は、それぞれＳＢＤ５１、ＳＢＤ５３、ＳＢＤ５２
に相当する。ＰＭＯＳトランジスタは、トランジスタＰ
１、Ｐ２がそれぞれ図１のトランジスタ３０、３１に相
当し、トランジスタＰ３が出力端からトランジスタＱ１
への過度的に供給されるベース電流のバイパススイッチ
ング素子として用いられる。抵抗は、抵抗Ｒ１及び抵抗
Ｒ２が用いられるが、抵抗Ｒ１は、定常的に供給される
ＩccＬを生成する。

【００２４】本発明に係る図１の回路は、トランジスタ
４０の動作を保証するのに対して、図５の回路は、トラ
ンジスタＰ３の動作を保証するものである。トランジス
タＰ３は、基板を出力に接続して使用することもでき
る。次に、図５の回路の動作について説明する。入力信
号として入力端に論理信号“１”が入力されると、トラ
ンジスタＮ１がオフ、トランジスタＰ３がオフ、トラン
ジスタＮ２がオンする事によりトランジスタＱ１のベー
スが接地され、出力はオフ（Ｈｉ・Ｚ（ハイインピーダ
ンス）状態）になる。通常このモードでは、出力端に接
続されている外部プルアップ装置により所定の電位レベ
ルに昇圧されている。また、入力端に論理信号“０”が
入力されると、トランジスタＮ１がオン、トランジスタ
Ｎ２がオフする事により、内部電源ＶCC〜抵抗Ｒ１〜ト
ランジスタＮ１〜トランジスタＱ１のベースへと定常的
なベース電流が供給され、これによりトランジスタＱ１
はオンし、出力レベルをシンクする。同時にトランジス
タＰ３もオンし、これも出力〜トランジスタＰ３〜トラ
ンジスタＱ１のベースへの電流供給路として働くが、出
力が重負荷の場合、トランジスタＱ１の駆動能力を高め
る働きを行う。

【００２５】次に、図６に示す従来例を参照しながら本
発明の作用効果を説明する。図６の回路は、図７の回路
のＳＢＤ６６を抵抗６６に代えて形成される。この従来
例を説明するために具体的な数値を仮定する。内部電源
ＶCCは３Ｖ、バックゲート効果を込みとし、１μＡ以下
のトランジスタ４８のしきい値電圧｜Ｖth｜（４８）
は、０．８Ｖ、ＳＢＤ６２の電圧降下ＶF(６２）は、
０．２Ｖとする。このときのノードＡは、ＶCC−ＶF(６
２）＝２．８Ｖである。また、トランジスタ４８のオフ
条件は、｜Ｖth｜（４８）＞ＶCC−ＶF(６２）であると
ころ、トランジスタ４８のゲートバイアスＶGSは、３−
２．８＝０．２Ｖであり、トランジスタ４８の｜Ｖth｜
（４８）は、０．８Ｖであるので、｜Ｖth｜≧ＶGSの条
件から、トランジスタ４８は、オフになる。この状態か
ら出力電位を内部電源ＶCC以上にすると、出力が３．６
Ｖ以上になると、トランジスタ４８のＶGS≧｜Ｖth｜と
なり、逆流が起きる。

【００２６】目的とする通常スイッチング動作及び逆流
防止機能を兼ねる出力短絡素子のオフ時ゲートバイアス
は、（ＶCC−ＶF(６２））−（Ｒ６８／Ｒ６６＋Ｒ６８）×
ＶCC＜｜Ｖth｜（４８）＜ＶCC−ＶF(６２）＋｜Ｖth｜
（４８）、の範囲にある必要がある。ただし、Ｒ６６、Ｒ６８は、
それぞれ抵抗６６及び抵抗６８の抵抗値である。短絡用
素子に用いられるトランジスタ６４のオフ時ゲートバイ
アスＶGSは、出力側からみてトランジスタ４８より先に
オンする必要がある。そのため、通常オフしている場合
でもトランジスタ４８のオフ時ゲートバイアスよりより
大きいゲートバイアスでオフを維持しておく必要があ
る。前述の具体的数値を適用する場合、トランジスタ４
８は、ＶGS＝０．２Ｖでオフしているのでトランジスタ
６４のオフしているときのＶGSの範囲は、０．２Ｖ＜｜
Ｖth｜（６４）から０．２〜０．８Ｖの間にある。しか
し、そのオフ時のＶGSが０．２Ｖに近いと、トランジス
タ４８のオンに近く、また、０．８Ｖに近いと通常のト
ランジスタ４８をオフするモードでトランジスタ６４が
開く（オンしている）こととなり、ノードＡの電位が上
がらず、トランジスタ４８がオフしない誤動作の原因と
なる。

【００２７】上記の数値例では、０．２〜０．８Ｖの電
位差の中間にオフ時ＶGSを設定したとしてセンターオフ
時ＶGSは、０．５Ｖ、そのマージンは、±０．３Ｖとな
り、温度特性や素子バラツキを考慮すると非常に危険で
あることがわかる。本発明は、トランジスタ３０とトラ
ンジスタ３１のペアを保つことで上記の不具合が問題に
ならない。つまり、前述の数値例でいう、０．２〜０．
８Ｖの範囲で限りなく０．８Ｖ側の電位に自動的に設定
されるために自ずとその動作マージンも±０．３Ｖから
−０．６Ｖ方向のみのマージンとなり、その有効性が拡
大される。

【００２８】本発明は、出力プルアップ用第１のＰＭＯ
Ｓトランジスタと、第１のＰＭＯＳトランジスタを出力
と短絡させるように設けられている第２のＰＭＯＳトラ
ンジスタと、第２のＰＭＯＳトランジスタのゲート電位
が内部電源から｜Ｖth｜だけ下がった値となるように内
部電源ＶCCと第２のＰＭＯＳトランジスタのゲート間に
そのドレインとゲートが短絡されている第３のＰＭＯＳ
トランジスタとを備えている。第１及び第２のＰＭＯＳ
トランジスタは、通常より数１０ｍＶ程度しきい値電圧
Ｖthが上昇するようにバックゲート効果が加えられるよ
うに構成されている。第２及び第３のＰＭＯＳトランジ
スタは、半導体基板において同一サイズであり、第１、
第２及び第３のＰＭＯＳトランジスタのレイアウトは、
半導体基板において形状及び方向性が同一であり互いに
隣接して配置されるので集積率が上がる。

【００２９】

【発明の効果】本発明は、以上の様な構成により、第１
のＭＯＳトランジスタ（４０）の電流シンク作用がなさ
れる前に第１のＭＯＳトランジスタ（４０）のゲートが
出力信号の電圧にクランプされるのが保証される。第２
のＭＯＳトランジスタ（３１）は、第１のＭＯＳトラン
ジスタ（４０）のゲートをクランプし、出力信号の電圧
が第２のＭＯＳトランジスタ（３１）のゲート電圧よ
り、このＭＯＳトランジスタのしきい値電圧を越えるほ
ど大きくなったときに、第１のＭＯＳトランジスタ（４
０）が電流シンク作用をしないようにする。第２のＭＯ
Ｓトランジスタ（３１）のゲートが第３のＭＯＳトラン
ジスタ（３０）を介して内部電源ＶCCに接続されている
ので、第１のＭＯＳトランジスタ（４０）が電流シンク
作用を始める前に第２のＭＯＳトランジスタ（３１）が
出力信号の電圧をクランプする。このようにして、低電
圧技術の半導体装置を５Ｖ系のような高電源を含む混合
電圧信号の環境とインターフェイス接続することができ
る低電圧出力回路を提供することができる。このような
本発明の出力回路は、トランジスタのオフしている設定
バイアスの上限を出力トランジスタと同じＰＭＯＳトラ
ンジスタから供給させることで、上限ギリギリに持って
くることが可能であり、デバイスが同じであるので、そ
の上限を越えることは実質的にしきい値電圧Ｖthのばら
つき程度である。これは、前述のようにレイアウト的に
配慮をすれば数ｍＶ以下に抑えることが可能であり、こ
れをキャンセルするバックゲート効果電位分の数１０ｍ
Ｖ内に許容される。また、同じ素子で主要部分が構成さ
れているので、製造ばらつきが少なく温度特性に対して
有利であり、厳しいプロセスコントロールを必要としな
い。また、抵抗を必要としないので、直流電流を消費す
ることがなく、さらに占有面積を大きくすることがな
い。

【図面の簡単な説明】

【図１】本発明の実施例の低電圧出力回路の回路図。

【図２】図１の出力回路のゲートバイアスと出力電位と
の関わりを説明する特性図。

【図３】他の実施例の低電圧出力回路の回路図。

【図４】他の実施例の低電圧出力回路の回路図。

【図５】他の実施例の低電圧出力回路の回路図。

【図６】従来の低電圧出力回路の回路図。

【図７】従来の低電圧出力回路の回路図。

【図８】図７の出力回路のゲートバイアスと出力電位と
の関わりを説明する特性図。

【符号の説明】

１・・・入力端、２・・・出力端、１０、１４、３０、３１、４０、４８、５８、６４・・
・ＰＭＯＳトランジスタ、１６、２０、５５・・・ＮＭＯＳトランジスタ、５１、５２、５３、５４・・・ＳＢＤ、５６、６
０、６１・・・電流、７０・・・ノード、８０、８１・・・ダイオード

───────────────────────────────────────────────────── フロントページの続き (72)発明者野稲泰一神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/0175

Claims

(57)【特許請求の範囲】

【請求項１】入力信号が供給されるゲート、ソース及
びドレインを有し、このソース及びドレインのいずれか
一方には所定の電位が印加され、他方は出力端子に接続
されて出力信号を生成有し、この出力信号を前記入力信
号に対応して前記所定の電位レベルまで上げる第１のＭ
ＯＳトランジスタと、入力信号が供給されるゲート、ソース及びドレインを有
し、このソース及びドレインのいずれか一方は前記第１
のＭＯＳトランジスタの前記ゲートに接続され、他方は
前記出力端子に接続された第２のＭＯＳトランジスタ
と、前記第１及び第２のＭＯＳトランジスタが異なるゲート
バイアスのときにオフのままであり、前記出力信号が前
記所定の電位レベルまであげられて前記第１のＭＯＳト
ランジスタがオフを維持するときに前記第１のＭＯＳト
ランジスタより先に前記第２のＭＯＳトランジスタが導
通するように、バイアス電圧を前記第２のＭＯＳトラン
ジスタの前記ゲートに供給する手段と、前記出力端子から前記第１及び第２のＭＯＳトランジス
タを通して前記所定の電位側へ電流が流れるのを制限す
る手段とを備えていることを特徴とする低電圧出力回
路。
【請求項２】前記供給手段は、ゲート、ソース及びド
レインを有する第３のＭＯＳトランジスタを含み、この
ソース及びドレインの一方には前記所定の電位が供給さ
れ、他方は前記第２及び第３のＭＯＳトランジスタの前
記ゲートに接続されており、この第３のＭＯＳトランジ
スタは、前記バイアス電圧が前記所定の電位と前記第３
のＭＯＳトランジスタのしきい値レベルとの差に対応す
るように、前記バイアス電圧を前記第２のＭＯＳトラン
ジスタの前記ゲートに供給することを特徴とする請求項
１に記載の低電圧出力回路。
【請求項３】前記供給手段は、アノードとカソードと
を有するショットキーバリアダイオードを含み、このア
ノード及びカソードの一方は前記第２のＭＯＳトランジ
スタの前記ゲートに接続され、他方は参照電位が供給さ
れることを特徴とする請求項２に記載の低電圧出力回
路。
【請求項４】前記供給手段は、前記第１、第２及び第
３のＭＯＳトランジスタとは反対導電型の第４のＭＯＳ
トランジスタを含み、この第４のＭＯＳトランジスタの
ソース及びドレインの一方は前記第２のＭＯＳトランジ
スタの前記ゲートに接続され、他方は前記第４のＭＯＳ
トランジスタのゲートに接続され、且つ参照電位が供給
されることを特徴とする請求項２に記載の低電圧出力回
路。
【請求項５】前記第２及び第３のＭＯＳトランジスタ
は、同じサイズ、同じレイアウトで形成され、１つの半
導体基板に隣接して形成されていることを特徴とする請
求項２に記載の低電圧出力回路。
【請求項６】前記電流制限手段は、アノード及びカソ
ードとを有するショットキーバリアダイオードを含み、
このアノード及びカソードの一方は前記所定の電位を供
給され、他方は前記第１及び第２のＭＯＳトランジスタ
が形成されたそれぞれの半導体基板に接続されているこ
とを特徴とする請求項１に記載の低電圧出力回路。