KR930020850A - 레벨 변환회로 - Google Patents

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KR930020850A
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potential
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KR1019930003875A
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Inventor
준케이 고토
Original Assignee
사또오 후미오
가부시기가이샤 도시바
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
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    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

Abstract

본 발명의 목적은 전원 전압보다 높은 전압을 레벨 변환할 수 있고 더우기 1종류의 트랜지스터만에 의하여 구성할 수 있으며, 설계마진을 증대할 수 있는 동시에 제조공정을 삭감할 수 있고 비용이 많이드는 것을 억제하는데 있다.
모든 트랜지스터는 증가형이다. 입력노드(11)에 전원(VDD)보다 높은 전위가 공급된 경우, P채널 트랜지스터(12)는 오프하고, P채널 트랜지스터(13), N채널 트랜지스터(14)는 N채널 트랜지스터(13)를 통하여 각각 오프상태, 온상태로 되며, 출력노드(17)는 접지 레벨로 된다. 또 입력노드에 0 전위가 공급된 경우, P채널 트랜지스터(12),(13)는 온하고, N채널 트랜지스터(14)는 오프한다. 따라서 출력노드 (17)는 전원(VDD)으로 된다.

Description

레벨 변환회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예를 도시한 회로도.
제2도는 본 발명의 제2실시예를 도시한 회로도.

Claims (2)

  1. 게이트가 신호 입력단(11)에 접속되고 전류 통로의 일단이 제1전위(VDD)에 접속된 제1도전형의 제1트랜지스터(12)와, 전류 통로의 일단이 상기 제1트랜지스터 전류 통로의 타단에 접속되고 전류 통로의 타단이 출력단(17)에 접속된 제1도전형의 제2트랜지스터(15)와, 전류 통로의 일단이 상기 출력단에 접속되고 전류 통로의 타단이 제2전위(VSS)에 접속된 제2도전형의 제1트랜지스터(16)와, 게이트가 상기 제1전위에 접속되고, 전류 통로의 일단이 상기 신호 입력단에 접속되며 타단이 상기 제1도전형의 제2의 트랜지스터의 게이트 및 제2도전형의 제1트랜지스터의 게이트에 접속된 제2도전형의 제2트랜지스터(13)를 구비하는 것을 특징으로 하는 레벨 변환 회로.
  2. 게이트가 신호 입력단(11)에 접속되고 전류 통로의 일단이 제1전위(VDD)에 접속된 제1도전형의 제1트랜지스터(12)와, 전류 통로의 일단이 상기 제1트랜지스터 전류 통로의 타단에 접속되고 전류 통로의 타단이 출력단(17)에 접속된 제1도전형의 제2트랜지스터(15)와, 전류 통로의 일단이 상기 출력단에 접속되고 전류 통로의 타단이 제2전위(VSS)에 접속된 제2도전형의 제1트랜지스터(16)와, 게이트가 상기 제1전위에 접속되고 전류 통로의 일단이 상기 신호 입력단에 접속되며 타단이 상기 제1도전형의 제2트랜지스터의 게이트 및 제2도전형의 제1트랜지스터의 게이트에 접속된 제2도전형의 제2트랜지스터(13)와, 전류 통로의 일단 및 게이트에 상기 제1전위가 접속되고 전류 통로의 타단이 상기 제1도전형의 제1트랜지스터 전류 통로의 타단에 접속된 제2도전형의 제3트랜지스터(21)와, 전류 통로의 일단 및 게이트에 상기 제1전위가 접속되고 전류 통로의 타단이 상기 제2도전형의 제2트랜지스터 전류 통로의 타단에 접속된 제2도전형의 제3트랜지스터(22)를 구비하는 것을 특징으로 하는 레벨 변환 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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