WO2019058771A1 - 入力回路 - Google Patents

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祇園　雅弘
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株式会社ソシオネクスト
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Definitions

  • the present disclosure relates to an input circuit of a semiconductor integrated circuit, and more particularly to an input circuit in which the voltage of an externally input signal is higher than an internal power supply voltage.
  • the operating voltage is decreasing.
  • an input signal having a voltage higher than the operating voltage of the semiconductor integrated circuit may be applied.
  • a voltage higher than its withstand voltage may be applied to a MOS (metal-oxide-semiconductor) transistor in the semiconductor integrated circuit, which may cause the MOS transistor to be broken.
  • an input transistor including an NMOS transistor is connected between an inverter and an input including a PMOS (P channel MOS) transistor and an NMOS (N channel MOS) transistor, and the input transistor Connect the gate of the to the internal supply voltage.
  • the internal power supply voltage is 1.8 V and the threshold voltage of the NMOS transistor is Vt
  • the output voltage is 1.8 V-Vt
  • the problem of the withstand voltage does not occur even if the inverter is formed of a 1.8 V withstand voltage transistor.
  • the voltage of the gate of the PMOS transistor arranged on the power supply side of the inverter is lower than 1.8 V, there is a problem that the leak current flowing through the PMOS transistor becomes large.
  • a pull-up resistor is connected to the gate of each of the PMOS transistor and the NMOS transistor that constitute the inverter.
  • the voltage applied to the gate of each of the PMOS and NMOS transistors constituting the inverter is 1.8 V due to the presence of the pull-up resistor.
  • Leakage current flowing through the PMOS transistor does not matter.
  • a signal of 0 V is given as an input, there is a problem that a leak current flows in a path from the pull-up resistor to the input via the input transistor.
  • a pull-up PMOS transistor is connected to the gate of each of the PMOS transistor and the NMOS transistor constituting the inverter, and the gate of the pull-up PMOS transistor is Connect to the output of the inverter.
  • the signal of 2.5 V is given as an input
  • the signal of 0 V outputted from the inverter is inputted to the gate of the pull-up PMOS transistor, whereby the pull-up PMOS transistor is turned on. Therefore, as in the case of Patent Document 2, the voltage applied to the gates of the PMOS transistor and the NMOS transistor constituting the inverter is 1.8 V, so the leak current flowing through the PMOS transistor does not matter.
  • Patent Document 4 there is known a technique of generating from an input voltage a power supply voltage to be applied to the gate of an input transistor when the internal power supply voltage is 0V.
  • An object of the present disclosure is to provide an input circuit which does not generate any of the problem of the withstand voltage, the problem of the leak current, and the problem of the transient current.
  • An input circuit includes a first NMOS transistor having a gate and connected between the output and the ground potential, and a gate connected to a power supply voltage and having an input and a first NMOS transistor.
  • a second NMOS transistor connected between the gate and the first and second PMOS transistors each having a gate and connected in series between the output and the power supply voltage; The gate of the second PMOS transistor is connected to the gate of the first NMOS transistor, and the gate of the second PMOS transistor is connected to the input.
  • the first PMOS transistor and the first NMOS transistor constitute an inverter
  • the second NMOS transistor constitutes an input transistor.
  • the second PMOS transistor is connected in series to the first PMOS transistor and the gate of the second PMOS transistor is connected to the input, the problem of withstand voltage, the problem of leakage current, and the problem of transient current It is possible to provide an input circuit that does not cause any of the problems.
  • the power supply voltage inside the semiconductor integrated circuit is 1.8 V
  • a signal of 0 V is given as a Low input
  • a signal of 2.5 V is given as a High input, but these voltages are arbitrarily changed It is possible.
  • FIG. 1 is a circuit diagram showing a configuration of an input circuit according to the first embodiment.
  • the input circuit of FIG. 1 includes an input IN of 0 V / 2.5 V, an output OUT of 0 V / 1.8 V, a power supply voltage VDD of 1.8 V, a ground potential VSS of 0 V, and a first NMOS transistor N1.
  • the gate of the second NMOS transistor N2 is the power supply voltage VDD
  • the back gate is the ground potential VSS
  • the source is the input IN
  • the drain is the gate of the first NMOS transistor N1 and the gate of the first PMOS transistor P1. It is connected.
  • the back gate is connected to the ground potential VSS, the drain is connected to the output OUT, and the source is connected to the ground potential VSS.
  • the first PMOS transistor P1 has a back gate connected to the power supply voltage VDD, a drain connected to the output OUT, and a source connected to the drain of the second PMOS transistor P2.
  • the gate of the second PMOS transistor P2 is connected to the input IN, the back gate is connected to the power supply voltage VDD, and the source is connected to the power supply voltage VDD.
  • each gate of the first PMOS transistor P1 and the first NMOS transistor N1 constituting the inverter is Since the applied voltage is 1.8 V-Vt, the problem of withstand voltage does not occur.
  • the voltage of the gate of the second PMOS transistor P2 is 2.5 V, the second PMOS transistor P2 is completely turned off, thus solving the problem of the leak current.
  • FIG. 2 is a circuit diagram showing the configuration of the input circuit according to the second embodiment.
  • a third NMOS transistor N3 is added to the configuration of FIG.
  • the third NMOS transistor N3 has a gate connected to the power supply voltage VDD, a back gate to the ground potential VSS, a source connected to the power supply voltage VDD, and a drain connected to a connection node between the first PMOS transistor P1 and the second PMOS transistor P2. Each is connected.
  • the third NMOS transistor N3 is also a 1.8 V withstand voltage transistor.
  • the second PMOS transistor P2 when the signal of 2.5 V is given as the input IN, the second PMOS transistor P2 is completely turned off. Therefore, the first PMOS transistor P1 and the second PMOS transistor are turned on. There is a concern that the voltage at the connection node with P2 will be unstable. Therefore, if the voltage of the connection node drops to a low voltage such as 0 V, for example, a high voltage equal to or higher than the withstand voltage is applied between the drain and gate of the second PMOS transistor P2. Concerns of destruction. Therefore, in the second embodiment, the third NMOS transistor N3 is added to the configuration of FIG.
  • the threshold voltage of the NMOS transistor is Vt
  • the voltage applied to the gate of each of the first PMOS transistor P1 and the first NMOS transistor N1 constituting the inverter is 1.8 V-Vt
  • the third NMOS transistor N3 and the third NMOS transistor N3 and the No leakage current occurs in the path passing through the PMOS transistor P1.
  • FIG. 3 is a circuit diagram showing a configuration of an input circuit according to a third embodiment.
  • a third PMOS transistor P3 is added to the configuration of FIG.
  • the third PMOS transistor P3 has a gate connected to the ground potential VSS, a back gate connected to the power supply voltage VDD, a drain connected to the source of the third NMOS transistor N3, and a source connected to the power supply voltage VDD.
  • the third PMOS transistor P3 is also a 1.8 V withstand voltage transistor.
  • the P-type substrate is connected to the ground potential VSS, and the N-type source is connected to the power supply voltage VDD. Therefore, for example, when a surge voltage is generated on the substrate of the ground potential VSS, there is a concern that a surge current may flow in a path from the substrate to the source of the third NMOS transistor N3, and the third NMOS transistor N3 may be destroyed. There is. Therefore, in the third embodiment, a third PMOS transistor P3 for preventing a surge current from flowing to the third NMOS transistor N3 is added to the configuration of FIG.
  • the source of the third NMOS transistor N3 is not directly connected to the power supply voltage VDD, and there is no concern of destruction due to the flow of the surge current as described above.
  • FIG. 4 is a circuit diagram showing a configuration of an input circuit according to a fourth embodiment.
  • a power supply voltage generation circuit T is added to the configuration of FIG. 3.
  • the power supply voltage generation circuit T is a circuit that generates a power supply voltage VDD18 of about 1.8 V from the voltage supplied to the power supply terminal VDD or the voltage supplied as the input IN, and includes the first and second resistors R1 and R2. And fourth and fifth NMOS transistors N4 and N5.
  • the first resistor R1 is connected between the input IN and the second NMOS transistor N2.
  • the second resistor R2 is connected between the power supply terminal VDD and the generated power supply voltage VDD18.
  • the fourth and fifth NMOS transistors N4 and N5 are respectively diode-connected, and connected in series between the connection node of the first resistor R1 and the second NMOS transistor N2 and the generated power supply voltage VDD18. Are connected to constitute one diode element.
  • the fourth and fifth NMOS transistors N4 and N5 are also 1.8 V breakdown voltage transistors.
  • the power supply voltage generation circuit T is added to the configuration of FIG. 3.
  • both the fourth and fifth NMOS transistors N4 and N5 maintain the off state.
  • the power supply terminal via the first resistor R1, the fourth NMOS transistor N4, the fifth NMOS transistor N5, and the second resistor R2 from the input IN Since a current flows in a path toward VDD, a power supply voltage VDD18 of about 1.8 V can be generated by appropriately adjusting the circuit constant. Therefore, the problem of withstand voltage does not occur in the second NMOS transistor N2 and the second PMOS transistor P2.
  • the power supply voltage generation circuit T may be added to the configuration of FIG. 1 or FIG.

Abstract

本開示に係る入力回路は、ゲートを有しかつ出力（ＯＵＴ）と接地電位（ＶＳＳ）との間に接続された第１のＮＭＯＳトランジスタ（Ｎ１）と、電源電圧（ＶＤＤ）に接続されたゲートを有しかつ入力（ＩＮ）と第１のＮＭＯＳトランジスタ（Ｎ１）のゲートとの間に接続された第２のＮＭＯＳトランジスタ（Ｎ２）と、各々ゲートを有しかつ出力（ＯＵＴ）と電源電圧（ＶＤＤ）との間にて互いに直列に接続された第１及び第２のＰＭＯＳトランジスタ（Ｐ１，Ｐ２）とを備え、第１のＰＭＯＳトランジスタ（Ｐ１）のゲートは第１のＮＭＯＳトランジスタ（Ｎ１）のゲートに、第２のＰＭＯＳトランジスタ（Ｐ２）のゲートは入力（ＩＮ）にそれぞれ接続されている。

Description

入力回路
　本開示は、半導体集積回路の入力回路に関し、特に内部電源電圧に比して外部から入力される信号の電圧が高い入力回路に関する。
　半導体集積回路の微細化に伴い、その動作電圧の低下が進んでいる。しかし、一方で半導体集積回路に接続される外部の回路からは半導体集積回路の動作電圧より高い電圧の入力信号が印加されることがある。その場合、半導体集積回路内のＭＯＳ（metal-oxide-semiconductor）トランジスタに対してその耐圧よりも大きな電圧が印加されることがあり、これによりＭＯＳトランジスタが破壊され得る。
　そこで、例えば特許文献１によれば、ＰＭＯＳ（ＰチャネルＭＯＳ）トランジスタとＮＭＯＳ（ＮチャネルＭＯＳ）トランジスタとで構成されたインバータと入力との間にＮＭＯＳトランジスタからなる入力トランジスタを接続し、当該入力トランジスタのゲートを内部電源電圧に接続する。例えば、内部電源電圧を１．８Ｖとし、ＮＭＯＳトランジスタの閾値電圧をＶｔとしたとき、入力として２．５Ｖの信号が与えられても、インバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各々のゲートに印加される電圧が１．８Ｖ－Ｖｔとなるので、インバータが１．８Ｖ耐圧トランジスタで構成されていても、耐圧の問題は生じない。ただし、インバータの電源側に配置されるＰＭＯＳトランジスタのゲートの電圧が１．８Ｖより低い電圧となるため、当該ＰＭＯＳトランジスタを流れるリーク電流が大きくなる課題があった。
　そこで、特許文献２によれば、インバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各々のゲートに対して、上記入力トランジスタに加えてプルアップ抵抗を接続する。この場合、入力として２．５Ｖの信号が与えられても、プルアップ抵抗の存在のため、インバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各々のゲートに印加される電圧が１．８Ｖとなるので、当該ＰＭＯＳトランジスタを流れるリーク電流は問題とならない。しかし、入力として０Ｖの信号が与えられたとき、プルアップ抵抗から入力トランジスタを経由して入力へ向かうパスにリーク電流が流れてしまう課題があった。
　そこで、特許文献３によれば、インバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各々のゲートに対して、上記入力トランジスタに加えてプルアップ用ＰＭＯＳトランジスタを接続し、当該プルアップ用ＰＭＯＳトランジスタのゲートをインバータの出力に接続する。この場合、入力として２．５Ｖの信号が与えられても、インバータから出力される０Ｖの信号がプルアップ用ＰＭＯＳトランジスタのゲートに入力されることにより、当該プルアップ用ＰＭＯＳトランジスタがオンする。したがって、特許文献２の場合と同様にインバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各々のゲートに印加される電圧が１．８Ｖとなるので、当該ＰＭＯＳトランジスタを流れるリーク電流は問題とならない。しかも、入力として０Ｖの信号が与えられたときには、プルアップ用ＰＭＯＳトランジスタがオフしているため、特許文献２の場合の課題も生じない。しかし、入力の電圧が２．５Ｖから０Ｖへと変化する際に、プルアップ用ＰＭＯＳトランジスタがオン状態であるため、当該プルアップ用ＰＭＯＳトランジスタから入力トランジスタを経由して入力へ向かうパスで過渡的な電流が流れてしまう課題があった。
　一方、特許文献４によれば、内部電源電圧が０Ｖである場合に入力トランジスタのゲートに印加すべき電源電圧を入力電圧から生成する技術が知られている。
特開２００３－１８８７０６号公報 特開２００８－１４１２９２号公報 特開２００９－７７０１６号公報 国際公開第２０１０／１４０２７６号
　本開示の目的は、耐圧の問題、リーク電流の問題、過渡電流の問題のいずれもが発生しない入力回路を提供することにある。
　本開示に係る入力回路は、ゲートを有しかつ出力と接地電位との間に接続された第１のＮＭＯＳトランジスタと、電源電圧に接続されたゲートを有しかつ入力と第１のＮＭＯＳトランジスタのゲートとの間に接続された第２のＮＭＯＳトランジスタと、各々ゲートを有しかつ出力と電源電圧との間にて互いに直列に接続された第１及び第２のＰＭＯＳトランジスタとを備え、第１のＰＭＯＳトランジスタのゲートは第１のＮＭＯＳトランジスタのゲートに、第２のＰＭＯＳトランジスタのゲートは入力にそれぞれ接続されたことを特徴とする。
　本開示によれば、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとがインバータを構成し、第２のＮＭＯＳトランジスタが入力トランジスタを構成する。しかも、第１のＰＭＯＳトランジスタに対して第２のＰＭＯＳトランジスタを直列に接続し、当該第２のＰＭＯＳトランジスタのゲートを入力に接続しているので、耐圧の問題、リーク電流の問題、過渡電流の問題のいずれもが発生しない入力回路を提供することができる。
第１の実施形態に係る入力回路の構成を示す回路図である。 第２の実施形態に係る入力回路の構成を示す回路図である。 第３の実施形態に係る入力回路の構成を示す回路図である。 第４の実施形態に係る入力回路の構成を示す回路図である。
　以下、本開示の４つの実施形態に係る入力回路を、図面を参照しながら説明する。なお、例示として、半導体集積回路内部の電源電圧を１．８Ｖとし、Ｌｏｗ入力として０Ｖの信号が、Ｈｉｇｈ入力として２．５Ｖの信号がそれぞれ与えられるものとするが、これらの電圧は任意に変更可能である。
　《第１の実施形態》
　図１は、第１の実施形態に係る入力回路の構成を示す回路図である。図１の入力回路は、０Ｖ／２．５Ｖの入力ＩＮと、０Ｖ／１．８Ｖの出力ＯＵＴと、１．８Ｖの電源電圧ＶＤＤと、０Ｖの接地電位ＶＳＳと、第１のＮＭＯＳトランジスタＮ１と、第２のＮＭＯＳトランジスタＮ２と、第１のＰＭＯＳトランジスタＰ１と、第２のＰＭＯＳトランジスタＰ２とを備えている。第２のＮＭＯＳトランジスタＮ２は、ゲートが電源電圧ＶＤＤに、バックゲートが接地電位ＶＳＳに、ソースが入力ＩＮに、ドレインが第１のＮＭＯＳトランジスタＮ１のゲート及び第１のＰＭＯＳトランジスタＰ１のゲートにそれぞれ接続されている。第１のＮＭＯＳトランジスタＮ１は、バックゲートが接地電位ＶＳＳに、ドレインが出力ＯＵＴに、ソースが接地電位ＶＳＳにそれぞれ接続されている。第１のＰＭＯＳトランジスタＰ１は、バックゲートが電源電圧ＶＤＤに、ドレインが出力ＯＵＴに、ソースが第２のＰＭＯＳトランジスタＰ２のドレインにそれぞれ接続されている。第２のＰＭＯＳトランジスタＰ２は、ゲートが入力ＩＮに、バックゲートが電源電圧ＶＤＤに、ソースが電源電圧ＶＤＤにそれぞれ接続されている。これら４個のＭＯＳトランジスタＮ１，Ｎ２．Ｐ１，Ｐ２は、いずれも１．８Ｖ耐圧トランジスタであり、各々ゲート酸化膜の耐圧が約１．８Ｖである。
　図１の構成によれば、第１のＰＭＯＳトランジスタＰ１と第１のＮＭＯＳトランジスタＮ１とがインバータを構成し、第２のＮＭＯＳトランジスタＮ２が入力トランジスタを構成する。したがって、図１の構成は、特許文献１の入力回路に第２のＰＭＯＳトランジスタＰ２を追加したものに相当する。具体的には、ＩＮ＝０Ｖであれば、第１及び第２のＰＭＯＳトランジスタＰ１，Ｐ２がいずれもオン状態となるので、ＯＵＴ＝１．８Ｖとなる。また、ＩＮ＝２．５Ｖであれば、第１のＮＭＯＳトランジスタＮ１がオン状態となるので、ＯＵＴ＝０Ｖとなる。
　ここで、ＮＭＯＳトランジスタの閾値電圧をＶｔとしたとき、入力ＩＮとして２．５Ｖの信号が与えられても、インバータを構成する第１のＰＭＯＳトランジスタＰ１及び第１のＮＭＯＳトランジスタＮ１の各々のゲートに印加される電圧が１．８Ｖ－Ｖｔとなるので、耐圧の問題は生じない。一方、第２のＰＭＯＳトランジスタＰ２のゲートの電圧が２．５Ｖであるため、第２のＰＭＯＳトランジスタＰ２は完全なオフ状態となり、リーク電流の課題を解決している。
　一方、入力ＩＮとして０Ｖの信号が与えられたときには、インバータを構成する第１のＰＭＯＳトランジスタＰ１及び第１のＮＭＯＳトランジスタＮ１の各々のゲートに印加される電圧が０Ｖとなり、第１のＮＭＯＳトランジスタＮ１が完全なオフ状態となるので、リーク電流の課題はない。
　しかも、特許文献３の場合のプルアップ用ＰＭＯＳトランジスタに相当するトランジスタがないため、過渡的な電流の課題もない。
　したがって、本実施形態によれば、耐圧の問題、リーク電流の問題、過渡電流の問題のいずれもが発生しない入力回路を提供することができる。
　《第２の実施形態》
　図２は、第２の実施形態に係る入力回路の構成を示す回路図である。図２の入力回路では、図１の構成に第３のＮＭＯＳトランジスタＮ３が追加されている。第３のＮＭＯＳトランジスタＮ３は、ゲートが電源電圧ＶＤＤに、バックゲートが接地電位ＶＳＳに、ソースが電源電圧ＶＤＤに、ドレインが第１のＰＭＯＳトランジスタＰ１と第２のＰＭＯＳトランジスタＰ２との接続ノードにそれぞれ接続されている。第３のＮＭＯＳトランジスタＮ３もまた、１．８Ｖ耐圧トランジスタである。
　さて、第１の実施形態では、入力ＩＮとして２．５Ｖの信号が与えられたとき、第２のＰＭＯＳトランジスタＰ２が完全なオフ状態となるため、第１のＰＭＯＳトランジスタＰ１と第２のＰＭＯＳトランジスタＰ２との接続ノードの電圧が不定となる懸念がある。このため、仮に当該接続ノードの電圧が例えば０Ｖなどの低い電圧まで下がった場合には、第２のＰＭＯＳトランジスタＰ２のドレイン・ゲート間に耐圧以上の高電圧がかかるため、第２のＰＭＯＳトランジスタＰ２に破壊の懸念が生じる。そこで、第２の実施形態では、図１の構成に第３のＮＭＯＳトランジスタＮ３を追加している。
　図２の構成によれば、ＮＭＯＳトランジスタの閾値電圧をＶｔとしたとき、入力ＩＮとして２．５Ｖの信号が与えられても、第１のＰＭＯＳトランジスタＰ１と第２のＰＭＯＳトランジスタＰ２との接続ノードの電圧が１．８Ｖ－Ｖｔとなるので、第２のＰＭＯＳトランジスタＰ２の耐圧の問題が解消している。また、インバータを構成する第１のＰＭＯＳトランジスタＰ１及び第１のＮＭＯＳトランジスタＮ１の各々のゲートに印加される電圧が１．８Ｖ－Ｖｔとなるので、電源電圧ＶＤＤから第３のＮＭＯＳトランジスタＮ３及び第１のＰＭＯＳトランジスタＰ１を通るパスにおいてリーク電流が発生することもない。
　《第３の実施形態》
　図３は、第３の実施形態に係る入力回路の構成を示す回路図である。図３の入力回路では、図２の構成に第３のＰＭＯＳトランジスタＰ３が追加されている。第３のＰＭＯＳトランジスタＰ３は、ゲートが接地電位ＶＳＳに、バックゲートが電源電圧ＶＤＤに、ドレインが第３のＮＭＯＳトランジスタＮ３のソースに、ソースが電源電圧ＶＤＤにそれぞれ接続されている。第３のＰＭＯＳトランジスタＰ３もまた、１．８Ｖ耐圧トランジスタである。
　さて、第２の実施形態における第３のＮＭＯＳトランジスタＮ３は、Ｐ型の基板が接地電位ＶＳＳに、Ｎ型のソースが電源電圧ＶＤＤにそれぞれ接続されている。したがって、例えば接地電位ＶＳＳの基板にサージ電圧が発生した場合、第３のＮＭＯＳトランジスタＮ３の基板からソースへ向かうパスにサージ電流が流れる懸念があり、第３のＮＭＯＳトランジスタＮ３が破壊される可能性がある。そこで、第３の実施形態では、第３のＮＭＯＳトランジスタＮ３にサージ電流が流れることを防止するための第３のＰＭＯＳトランジスタＰ３を図２の構成に追加している。
　図３の構成によれば、第３のＮＭＯＳトランジスタＮ３のソースが電源電圧ＶＤＤに直接接続されることがなくなり、上記のようなサージ電流が流れることによる破壊の懸念がなくなる。
　《第４の実施形態》
　図４は、第４の実施形態に係る入力回路の構成を示す回路図である。図４の入力回路では、図３の構成に電源電圧生成回路Ｔが追加されている。電源電圧生成回路Ｔは、電源端子ＶＤＤに与えられた電圧又は入力ＩＮとして与えられた電圧から約１．８Ｖの電源電圧ＶＤＤ１８を生成する回路であって、第１及び第２の抵抗Ｒ１，Ｒ２と、第４及び第５のＮＭＯＳトランジスタＮ４，Ｎ５とを有している。このうち、第１の抵抗Ｒ１は、入力ＩＮと第２のＮＭＯＳトランジスタＮ２との間に接続されている。第２の抵抗Ｒ２は、電源端子ＶＤＤと、生成された電源電圧ＶＤＤ１８との間に接続されている。第４及び第５のＮＭＯＳトランジスタＮ４，Ｎ５は、各々ダイオード接続され、かつ第１の抵抗Ｒ１と第２のＮＭＯＳトランジスタＮ２との接続ノードと、生成された電源電圧ＶＤＤ１８との間にて互いに直列に接続されて、１つのダイオード素子を構成している。第４及び第５のＮＭＯＳトランジスタＮ４，Ｎ５もまた、１．８Ｖ耐圧トランジスタである。
　さて、第３の実施形態では、外部から半導体集積回路の電源端子への電圧供給がなく、ＶＤＤ＝０Ｖになっている状態で、入力ＩＮとして２．５Ｖの信号が与えられると、第２のＮＭＯＳトランジスタＮ２及び第２のＰＭＯＳトランジスタＰ２について、耐圧違反により破壊の懸念が発生する。そこで、第４の実施形態では、図３の構成に電源電圧生成回路Ｔを追加している。
　図４の構成によれば、ＶＤＤ＝１．８Ｖであれば、ＩＮ＝０Ｖであっても、ＶＤＤ１８＝ＶＤＤ＝１．８Ｖとなる。この場合は、第４及び第５のＮＭＯＳトランジスタＮ４，Ｎ５がいずれもオフ状態を維持するからである。一方、ＶＤＤ＝０Ｖの状態でＩＮ＝２．５Ｖになると、入力ＩＮから第１の抵抗Ｒ１、第４のＮＭＯＳトランジスタＮ４、第５のＮＭＯＳトランジスタＮ５、第２の抵抗Ｒ２を経由して電源端子ＶＤＤへ向かうパスに電流が流れるので、回路定数を適宜調整することにより、約１．８Ｖの電源電圧ＶＤＤ１８を生成することができる。したがって、第２のＮＭＯＳトランジスタＮ２及び第２のＰＭＯＳトランジスタＰ２についても、耐圧の問題は生じない。
　なお、ここでは図３の構成に電源電圧生成回路Ｔを追加した実施形態を説明したが、図１又は図２の構成に電源電圧生成回路Ｔを追加してもよい。
　以上説明してきたとおり、本開示に係る入力回路は、耐圧の問題、リーク電流の問題、過渡電流の問題のいずれもが発生しないので、内部電源電圧に比して外部から入力される信号の電圧が高い半導体集積回路の入力回路等として有用である。
ＩＮ　入力（０Ｖ／２．５Ｖ）
Ｎ１～Ｎ５　ＮＭＯＳトランジスタ
ＯＵＴ　出力（０Ｖ／１．８Ｖ）
Ｐ１～Ｐ３　ＰＭＯＳトランジスタ
Ｒ１，Ｒ２　抵抗
Ｔ　電源電圧生成回路
ＶＤＤ　電源電圧（１．８Ｖ）
ＶＤＤ１８　生成された電源電圧
ＶＳＳ　接地電位（０Ｖ）

Claims (5)

  1. 　ゲートを有し、かつ出力と接地電位との間に接続された第１のＮＭＯＳトランジスタと、
    　電源電圧に接続されたゲートを有し、かつ入力と前記第１のＮＭＯＳトランジスタのゲートとの間に接続された第２のＮＭＯＳトランジスタと、
    　各々ゲートを有し、かつ前記出力と前記電源電圧との間にて互いに直列に接続された第１及び第２のＰＭＯＳトランジスタとを備え、
    　前記第１のＰＭＯＳトランジスタのゲートは前記第１のＮＭＯＳトランジスタのゲートに、前記第２のＰＭＯＳトランジスタのゲートは前記入力にそれぞれ接続されたことを特徴とする入力回路。
  2. 　請求項１記載の入力回路において、
    　前記電源電圧に接続されたゲートを有し、かつ前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとの接続ノードと前記電源電圧との間に接続された第３のＮＭＯＳトランジスタを更に備えたことを特徴とする入力回路。
  3. 　請求項２記載の入力回路において、
    　前記接地電位に接続されたゲートを有し、かつ前記第３のＮＭＯＳトランジスタと前記電源電圧との間に接続された第３のＰＭＯＳトランジスタを更に備えたことを特徴とする入力回路。
  4. 　請求項１～３のいずれか１項に記載の入力回路において、
    　電源端子に与えられた電圧又は前記入力として与えられた電圧から前記電源電圧を生成する電源電圧生成回路を更に備えたことを特徴とする入力回路。
  5. 　請求項４記載の入力回路において、
    　前記電源電圧生成回路は、
    　前記入力と前記第２のＮＭＯＳトランジスタとの間に接続された第１の抵抗と、
    　前記第１の抵抗と前記第２のＮＭＯＳトランジスタとの接続ノードと前記電源電圧との間に接続されたダイオード素子と、
    　前記電源端子と前記電源電圧との間に接続された第２の抵抗とを有することを特徴とする入力回路。
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